振芯GMD7043C设计指导

产品概述

GMD7043C型3.2GHz 14路输出扇出缓冲器具有极低附加相位噪声底(-150dBc/Hz@983.04MHz)、低附加抖动(20fs rms @2457.6MHz)、高输出频率(3.2GHz)、兼容 JESD204B 等特点。

14路输出通道可以配成支持JESD204B的7组同步帧脉冲SYSREF和同步时钟DLCK对,也可以独立定义为其它用途; 14个通道均可进行频率和相位调节,支持差分信号标准,包括CML、LVDS、LVPECL和LVCMOS.

GMD7043可通过多芯片级联形成大型的时钟树网络,支持多芯片确定性延迟同步。通芯过系统同步帧脉冲SYSREF将同步信息从时钟源传递到AD、DA的时钟,实现时钟树多芯片同步。每个通道都集成数字延迟和模拟延迟调整电路,可以灵活的独立调整每个通道的输出相位,补偿外部环境造成的非确定性延迟偏斜。

产品特征

1. 支持 JEDEC JESD204B
2. 低附加抖动：20fs rms输出 2457.6MHz(12kHz 至 20MHz)c)
3. 低相位噪声:-150dBc/Hz@20MHz输出983.04MHzd)
4. 最多提供14路LVDS、 LVPECL或CML型器件时钟
5. DCLKOUTx 和 SCLKOUTx 最大频率为 3200MHz
6. 可以输出204B帧同步系统参考(SYSREF)脉冲
7. JESD204B 兼容系统参考(SYSREF)脉冲
8. 14 个输出通道可独立对延迟进行编程：25ps 模拟延迟和 1/2 输入时钟数字延迟
9. 相位噪声与功耗的关系可通过SPI编程
10. SYSREF 有效中断可简化 JESD204B 同步
11. 支持多个 GMD7043 器件的确定性同步
12. RFSYNCIN 引脚或SPI 控制的同步事件可触发JESD204B 的输出同步
13. GPIO 报警/状态指示器，可确定系统健康程度
14. 支持最高6GHz的时钟输入
15. 48引脚, 7mm×7mm QFN48封装

产品功能框图

芯片PIN脚图

芯片PIN脚功能说明：

芯片寄存器操作说明：

本芯片可通过 SPI 使用 24 位寄存器和 3 个引脚控制：串行端口使能(SLEN)、串行数据输入/输出(SDATA)和串行时钟(SCLK)。24位寄存器包含:

1 位读/写命令

2 位多字节字段（W1,W0）

13 位地址字段(A12 至 A0)

8 位数据字段(D7 至 D0)

读操作周期如下：

1. 主机置位SLEN和SDATA,指示一次读取操作,后接一个上升沿SCLK,此时将SDATA设为高电平表示执行读取操作。从机(GMD7043)在SLEN之后的SCLK第一个上升沿寄存SDATA高电平,高电平表示读操作。
2. 主机在接下来的两个SCLK下降沿,将待写入的SDATA 2位多字节字段W1、 W0设为低电平(0)。GMD7043 在接下来的两个 SCLK上升沿寄存 2 位多字节字段。
3. 主机在接下来的 13 个 SCLK 下降沿，将 SDATA 上的 13 位地址字段(A12 至 A0）依次准备好供从机 GMD7043寄存(MSB优先) ,从机 GMD7043在接下来的 13个SCLK上升沿上寄存SDATA上的13位地址字段(MSB优先),执行写地址操作。
4. GMD7043在接下来的8个SCLK下降沿上将8位数据(D7至DO)依次准备好供主机寄存(MSB优先),主机在接下来的8个SCLK上升沿上寄存8位数据,执行读数据操作。
5. SLEN解除置位，寄存器读周期完成。

写操作周期如下：

1. 主机设置 SLEN 和 SDATA，指示一次写操作，后接一个上升沿 SCLK，此时将SDATA设为低电平表示一次写入操作,从机(GMD7043)在SLEN之后的SCLK第一个上升沿读取 SDATA 低电平，低电平表示写操作。
2. 主机在接下来的两个 SCLK 下降沿时将待写入的 SDATA 2 位多字节字段 W1、WO设为低电平(0)。GMD7043在接下来的两个SCLK上升沿寄存2位多字节字段。
3. 主机在接下来的13个SCLK下降沿上将SDATA上的13位地址字段(A12至A0)依次准备好供从机GMD7043寄存(MSB优先)。GMD7043在接下来的 13个SCLK上升沿上以MSB优先方式寄存 SDIO 上的13位地址字段,执行写地址操作。
4. 主机在接下来的 8 个 SCLK下降沿上将 8 位数据(D7 至 DO)依次准备好供从机GMD7043寄存(MSB优先)。GMD7043在接下来的8个SCLK上升沿上以MSB优先方式寄存 8 位数据(D7 至 DO)，执行写数据操作。
5. SCLK的最终上升沿执行内部数据传输,将数据传输至寄存器文件,更新器件配置。
6. SLEN解除置位,寄存器写周期完成。

最大额定值如下：

推荐工作条件如下：

部分电特性如下：

参考原理图如下：

应用说明

应用所用的电路板应采用 RF 电路设计技术。确保信号线路具有 50Ω 阻抗。将封装接地引脚和裸露焊盘直接连接接地平面。利用足够数量的过孔来连接上下接地层。

GMD7043C在低温条件下上电出现时钟幅度下降的问题

GMD7043C在低温条件下(-45℃)，进行工作，初次启动的时候，每一次都会出现幅度下降2dBm,现象稳定复现,时钟框图如下图所示：

采用外部时钟源 2.4G，基频直通输出到系统,通过频谱仪检测到在低温时,上电烧写程序,等待几分钟后会出现幅度下降,几十秒后时钟幅度恢复正常，如图所示：

整个现象可以稳定复现,出现原因是由于GMD7043C被触发,进入了FSM 里面，因此出现了幅度下降再恢复的过程;

解决办法：

1.正常烧写配置字;

2. 烧写配置完成后发送restart 信号,既 0x01 写02再写 00;

3.触发同步后就关闭0x03 的同步响应， 0x03 写 00;

注意事项：关闭后就可以避免问题的出现，如果后面还需要触发脉冲的话,就将0X03寄存器打开(写34),触发脉冲后,再次将0x03寄存器关闭；

机理解释：同步的 FSM如下图所示,在同步的过程中会将芯片内部的分频器进行断电操作,等待一段时间后重新启动,输出就同步了,关闭0x03寄存器就是关闭整个FSM的基准时钟,没有这个时钟的话，FSM 就不会工作起来，所以就不会出现断电掉幅度的现象；