HMC7043LP7FETR 这一款时钟缓冲器、驱动器、锁相环

HMC7043旨在满足多载波GSM和LTE基站设计的要求，并提供广泛的时钟管理和分配功能，以简化基带和无线电卡时钟树设计。

HMC7043提供14路低噪声和可配置输出，能够灵活地与基站收发信机(BTS)系统中的许多不同器件接口，如数据转换器、本振、发射/接收模块、现场可编程门阵列(FPGAs)和数字前端ASICs等。根据JESD204B/JESD204C接口要求，HMC7043最多可以产生7个DCLK和SYSREF时钟对。

系统设计人员可以生成较少数量的DCLK和SYSREF对，并为独立的相位和频率配置其余的输出信号路径。DCLK和SYSREF时钟输出均可配置为支持不同的信号标准，包括CML、LVDS、LVPECL和LVCMOS，以及不同的偏置条件，以适应不同的电路板插入损耗。

HMC7043的独特之处之一是14个通道均可独立灵活地进行相位管理。所有14个通道都具有频率和相位调节功能。输出也可以编程为50ω或100ω内部和外部端接选项。

HMC7043器件具有RF同步特性，可确定性地同步多个HMC7043器件，即确保所有时钟输出从同一边沿开始。这一操作是通过明确地重新描述嵌套的HMC7043或SYSREF控制单元/分频器，然后用这个新相位重启输出分频器来实现的。

HMC7043采用48引脚、7 mm × 7 mm LFCSP封装，裸露焊盘接地。

• 
  JEDEC JESD204B/JESD204C支持
• 低加性抖动:2457.6 MHz (12 kHz至20 MHz)时小于15 fs rms
• 极低的本底噪声:983.04 MHz时为155.2 dBc/Hz
• 多达14个LVDS、LVPECL或CML类型的器件时钟(DCLKs)
• 最大CLKOUTx/CLKOUTx和SCLKOUTx/SCLKOUTx频率为3200兆赫
• JESD204B/JESD204C兼容系统参考(SYSREF)脉冲
• 25 ps模拟和时钟输入周期数字延迟，可在14个时钟输出通道上独立编程
• SPI可编程可调噪底与功耗的关系
• SYSREF有效中断简化JESD204B/JESD204C同步
• 支持多个HMC7043器件的确定性同步
• RFSYNC引脚或SPI控制的同步触发器用于JESD204B/JESD204C的输出同步
• GPIO警报/状态指示器，用于确定系统的健康状况
• 时钟输入支持最高6 GHz
• 优秀PSRR的机载调节器
• 48引脚、7 mm × 7 mm LFCSP封装

应用程序

• JESD204B/JESD204C时钟产生
• 蜂窝基础设施(多载波GSM、LTE、W-CDMA)
• 数据转换器时钟
• 相控阵参考分布
• 微波基带卡

HMC7043LP7FETR

HMC7043LP7FE

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