【FPGA】Xilinx_ZYNQ7Z020——2. Led工程

2. LED工程

Add Sources

1. 打开Vivado，点击QuickStart，创建新工程
2. 命名工程名字，以及文件路径等
3. 选择RTL Project（寄存器传输级工程）
   
4. 无需添加约束，点击下一步
5. 选择芯片型号等
   
6. 点击Finish创建完毕

• 新建工程文件，右键Design Source
• Add design source
• Create File，命名，点击OK，点击Finish完成即可
• 会弹出提示，定义模块，可以选择Cancel取消，从代码中定义

编写代码

Led工程

`timescale  1ns  /  1ps  //1是数据1 ，不是字母l； 前面1ns表示时间单位，1ps表示时间精度；

module led  //模块名是led
(
   input wire sys_clk,  //inut默认类型是wire型
   output reg[3:0] led
);
   reg [31:0]