IC验证分类和作用

参考
数字IC前端设计流程及工具【RTL设计+功能仿真】【综合】【DFT】【形式验证】【STA静态时序分析】
前端和后端的区分：
以门级网表（Netlist）生成为分界线，之前称为前端，之后称为后端。
布局布线之前可以认为是前端，布局布线到流片是后端。

Synthesis：综合，主要任务是将 RTL 代码 转成 门级网表；
典型的网表文件由单元（Cell）、引脚（Pin）、端口（Port）、网络（Net）组成。

功能仿真：

验证 RTL 代码设计的功能正确性，没有加入延时信息，又叫前仿真，工具有 Mentor 的 Modelsim，Synopsys 的 VCS，Candence 的 NC-Verilog。 在综合、布局布线以后，有加入延时的后仿真（时序仿真）。

Synthesis 综合

逻辑综合的结果（目的）是把 HDL 代码翻译成门级网表 netlist，工具有 Synopsys 的 Design Compiler（简称 DC），门级网表拿去布局布线。