FIFO控制(数字IC设计基础)

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在熟悉SRAM功能与控制时序后，我们来看另外一个在数字IP设计中经常使用的模块：FIFO。SRAM用于数据的暂时存储，读写地址都由controller控制，可以随机访问任意地址。FIFO是first in first out的缩写，其读写有特定的顺序：先进先出。基于“先进先出”这个数据访问顺序的限制，FIFO的功能与控制时序跟SRAM相比是不同的。当然，FIFO也有数据缓存的能力。

 

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群主介绍（QQ技术交流群：877205676）：

sky：2006年电子科大毕业；前Verisilicon Senior Staff Engineer；数字电路前端设计从业14年；主要做视频IP设计（H.264/H.265编解码器设计，JPEG编解码器设计），CNN加速器IP设计。参与7颗ASIC/SOC芯片设计（量产3颗）。目前申请3篇国家发明专利。

 

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