信号完整性与良好的电路设计 ①频率与上升/下降时间

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简述

人们普遍认为在高速系统设计中需要考虑的关键问题是频率,其实这是误解,上升时间才是最关键的因素。

频率

频率是指电流周期的波形在某个单位时间内重复的次数(通常是1s),单位通常为赫兹(Hz)。如我国的市电一般为50Hz,即电流在1秒钟重复了50次。如在板级比较常用的SPI协议,50MHz的话则表示它的时钟能在1秒钟重复5000万次(当然实际使用中由于每个指令周期之间会存在一定间隔,所以会小于这个数量),它的信号周期长度为1/f,其中f为频率,所以50MHz SPI的一个时钟周期为五千万分之一秒,即20ns。

上升/下降时间

上升时间一般定义为从波形的10%处上升到波形的90%处所需要的时间(也有定义规定从20%处上升到80%处的时间)。下降时间的定义与之相同,即从波形的90%处下降到10%所需要的时间。
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正弦波信号的上升时间大约是其周期的1/3。

我们可以用ΔI/Δt和ΔU/Δt表示某一段时间内电流和电压的变化,如果Δt是一个特变小的时间间隔时,就可以在数学上用dI/dt和dU/dt来表示ΔI/Δt和ΔUt。dI/dt和dU/dt是微分表达式,表示当时间变化为无限小时,电流和电压变化与时间变化之比。在高速电路中,dt可以等于信号的上升或下降时间,正是这个dI/dt和dU/dt引出了信号完整性问题

比较

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可以看出图中虚线的方波和实线的正弦波的频率是相同的,但是方波的上升时间和下降时间要远远小于正弦波的时间。熟悉傅里叶定理的同学应该能知道,方波在自然界中实际是不存在的,但是我们可以利用傅里叶变换,用余弦波或正弦波的无穷序列来表示它。理想50%占空比方波是由无穷的奇次谐波组成

S q u a r e ( θ ) = cos ⁡ ( θ ) − cos ⁡ ( 3 θ ) 3 + cos ⁡ ( 5 θ ) 5 − cos ⁡ ( 7 θ ) 7 + . . . Square(\theta) = \cos(\theta) - \frac{\cos(3\theta)}{3} + \frac{\cos(5\theta)}{5} - \frac{\cos(7\theta)}{7} + ... Square(θ)=cos(θ)3cos(3θ)+5cos(5θ)7cos(7θ)+...

如果我们在走线的一端输入方波信号,希望在另一端也得到方波信号,意味着我们所设计的电路板不仅能处理数字信号的基频,还必须能处理信号所包含的全部高次谐波分量。所以如果我们面对的是10MHz的方波,那么我们可能希望能处理15次或者以上的谐波,才能较好的呈现一个方波,那么就意味着我们必须要处理150MHz甚至以上的谐波频率。所以这就是为什么信号的周期频率并不重要,而波形的上升时间和需要重新产生的谐波才是重要的原因。

我们可以使用带宽这个词来描述上述要求。带宽指的是能够保持信号完整性的频率范围。可以粗略用下式来确定带宽要求

带 宽 ( H z ) ≈ 0.3 / 上 升 时 间 带宽(Hz) \approx 0.3/上升时间 Hz0.3/

参考文献 《Signal Integrity Issues and Printed Circuit Board Design 》Douglas Brooks

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网上曾报道一则技术消息,美国一家著名的影像探测系统制造商的电路设计师们曾经碰到一件奇特的事:一个7 年前就已经成功设计、制造并且上市的产品,一直以来都能够非常稳定可靠地工作,而最近从生产线上下线的产品却出现了问题,产品不能正常运行。这是一个20MHz 的系统设计,似乎无需考虑高速设计方面的问题,没有任何的设计修改,采用的元器件型号同原始设计的要求一致。   系统缘何失效?这让设计工程师们觉得十分困惑:没有任何的设计修改,生产制造基于原始设计中一致的电子元器件。唯一的区别是由于今天不断进步的IC 制造技术,所以新采购的电子元器件实现了小型化也更加快速。新的器件工艺技术使得新近生产的每一个芯片都成为高速器件,正是这些高速器件应用中的信号完整性问题导致了系统的失效。随着IC 输出开关速度的提高,信号上升下降时间迅速缩减,不论信号频率如何,系统都将成为高速系统并且会出现各种各样的信号完整性方面的问题。   高速数字电路方面的问题突出体现为以下的类型:1)时序问题总是第一位的,工作频率的提高和信号上升/下降时间的缩短,首先会使设计系统的时序容量缩小甚至出现时序方面的问题。2)传输线效应导致的信号震荡、过冲和下冲都会对设计系统的故障容限、噪声容限以及单调性造成很大的威胁。3)信号沿时间下降到1ns 以后,信号之间的串扰就成为很重要的一个问题。4)当信号沿的时间接近0.5ns 时电源系统的稳定性问题和电磁干扰(EMI)问题也变得十分关键。   什么是高速数字信号?高速信号是由信号上升边沿速度决定,Tr 为信号上升时间;Tpd 为信号线传播延时:   对于落在不确定区域及问题区域的信号,会出现信号质量的突变。一般认为上升时间小于4 倍信号传输延迟时可视为高速信号,应该使用高速数字电路和高速数字布线的方法。   在高速脉冲作用的情况下,研究高速电路系统互连和封装结构和半导体单元电路通过接口构成的整体系统的电特性分析。信号完整性(Signal Integrity,简称SI)是信号电路中能以正确时序和电压做出响应的能力。通俗地说,可以理解为信号的质量。信号完整性问题的影响主要包括:接口反射、串扰、地平面反弹噪声、EMC/EMI 和电源完整性等等。IC 开关速度高、端接元件的布局不正确或高速信号的错误布线都会引起SI 问题。随着电子技术和计算机技术的发展,信号速率不断提高。近年来,随着高速电路的迅速发展,高速芯片和器件越来越被广泛使用,信号完整性问题变得越来越突出,越来越引起关注。高速数字信号完整性是表明信号通过信号线传输后仍保持其正确的功能特性,信号电路中能以正确的时序和电压做出响应,由IC 的时序可知,如果信号在稳态时间(为了正确识别和处理数据,IC 要求在时钟边沿前后输入数据保持不变的时间段)内发生了较大的跳变,IC 就可能误判或丢失部分数据。若信号具有良好信号完整性,则电路具有正确的时序关系和信号幅度,数据不会出现错误的捕获,意味着收端能够得到比较纯净的数据。相反,若出现误触发、阻尼振荡、过冲、欠冲等信号完整性故障,就会引起任意的信号跳变,导致输入的畸变数据被送入锁存,或在畸变的时钟跳变沿捕获数据,信号不能正常响应,导致系统工作异常,性能下降。   在高速系统中,一段导体不仅仅是导体,也已成为具有分布参数的传输线。对此,电路设计工程师和PCB 设计工程师已不能回避。能否处理好系统的信号互连,解决信号完整性的问题,是系统设计成功的关键。同时,信号完整性也是解决电源完整性、电磁兼容电磁干扰(EMC/EMI)问题的基础和前提。   目前,信号完整性工程还是一门尚未成熟的学科,其分析方法和实践都还没有很好的定义,还处于不断的探索阶段。在基于信号完整性计算机分析的PCB 设计方法中,最为核心的部分就是PCB 板级信号完整性模型的建立,这是传统的设计方法的区别之处。SI 模型的正确性将决定设计的正确性,而SI 模型的可建立性则决定了这种设计方法的可行性。在电子设计中已经有多种可以用于PCB 板级信号完整性分析的模型。其中最为常用的有三种,分别是SPICE、IBIS 和Verilog-A。
复合频率信号频率电路功能概述: 本文介绍了一种复合信号测量系统,该系统基于TMS320F2808实现,用来检测和重建复合频率信号中的主次信号。该系统由计算模块、重建模块和通讯模块组成。为了能在实时运行中自适应地确定采样频率,我们采取了“eCAP+AD”的方法,eCAP模块记录下整形后的复合信号上升沿过零点时间值并估计出主频率,从而使系统能自动地选取合适的采样频率完成AD采样过程。系统采用了4096点的FFT算法,能够实现高达0.25Hz的频率分辨率,相对分辨率达到0.05%。 该频率信号测量系统采用了频谱校正方法,能高精度地计算出复合信号中的主次信号频率幅值。计算结果通过SCI通讯模块送入上位机显示。当DSP接收到上位机的信号重建指令时,则重现出所需的信号,此时ePWM实现AD芯片的功能。ePWM模块产生的SPWM波送入外围电路滤波后,得到所需的正弦信号。 测试结果表明本设计达到了设定的指标,且有很好的精度和性能。 复合频率信号测量系统设计,完成了设计要求中所提出的各项任务,系统所达到的指标都超过了基本部分以及发挥部分的设计指标。 具体说明如下: (1) 利用设计的硬件电路完成外部信号的叠加、偏置、限幅、整形以及输出信号的滤波等; (2) 主次信号的测量范围20Hz~20KHz;若延长测量时间,主次信号的测量范围可达到0.25Hz~20KHz; (3) 复合信号频率分辨率最高可达0.05%,即可分辨出的主信号信号频率差为主信号的0.05%,远高于设计要求中的10%指标; (4) 可以准确地检测出主信号信号频率值(几乎达到零误差),在未发生频谱混叠情况下,主次信号的幅值的检测误差在0.5%之内;若频谱混叠使得次信号幅值被主信号展宽的频谱所掩盖,此时仍能准确检测出主次信号频率值,主信号的幅值误差在5%以内; (5) 利用DSP内部PWM发生器以及外部滤波器实现了主信号重建以及主次信号的同时重建;重建信号频率误差在1.5%以内,幅值误差在7%以内; (6) 通过串口实现上位机DSP之间的通讯,上位机发出指令实时控制DSP,DSP检测的主、次信号频率和幅度测量结果输入至上位机进行实时刷新显示。 附件内容截图:
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