XILINX MPSOC通过VPSS实现输出缩放，像素格式转换

置顶 已于 2023-10-23 17:27:23 修改
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文章标签： fpga开发
于 2023-10-23 14:32:33 首次发布
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简介：赛灵思  mpsoc 7ev  vpss输出缩放功能： 针对vdec 解码之后，不同分辨率的视频流，进行vpss缩放，然后过mixer统一成一种分辨率和像素格式输出显示。即：工程实现分辨率的上下变换和像素格式统一的功能。工程通过vpss之后，会统一成NV16   NV12  XV20  XV15中的一种像素格式，进行输出，也就是说不管vdec解码完成的流是什么格式  什么分辨率的流都可以通过该vpss缩放成同一分辨率和像素格式通过mixer然后HDMI输出。工程中还包含hdmi数据采集，缩放编码。特别提醒：该工程是FPGA工程，且是在ZCU106平台，另外需要配合相应BSP文件使用。

VIVADO工程配置如下图：

详细使用方案请私信或发邮件咨询

1804955507@qq.com

yefei123123
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