拼接式PDP数据传输中电磁干扰的消除

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 背景:最近在使用S3C2410 LCD控制器驱动TFT屏,直接驱动没有问题,但中间加LVDS转换传输后导致显示出现抖动现象,抖动程度因LVDS连接线长、连接线做工、通信频率而异。目前来看抖动是因为LVDS连接线和系统电源处理欠妥引起的。特发此文,以供大家参考,讨论。

摘 要:阐述了在拼接式等离子体显示器数据传输过程中遇到的电磁干扰问题,并结合实际工作从硬件的改进和软件的编程人手采用了低压差分传输和数字锁相等一些方法,增强了TSPDP的数据传输中抗电磁干扰能力,消除了图像抖动,增强了图像的稳定性。
关键词:拼接式等离子体显示器;电磁干扰;低压差分传输;现场可编程门阵列

    电磁干扰(electromagnetic interference,EMI)问题是电子线路设计中的一种常见问题。解决电子线路中的电磁干扰问题是电子线路能够按预先设计正常运行的一个必要保证,同时也是实现设备的电磁兼容性(electromagnetic compatibility,EMC)的关键。拼接式等离子体显示器件(title creen plasmadisplay panel,TSPDP)的接口和存储控制电路因为分离放置的原因,需要把28路数据信号发送几米到十几米远。在此情况下,如何解决TSPDP数据传输中EMI问题是实现图像正常、稳定显示的保证。

1 TSPDP中的EMI问题
    EMI是指任何能引起设备、装置或系统性能降低以及对有生命、无生命物质产生损害作用的电磁现象¨一。一般来说在数据传输线上的电磁干扰共有两种:共模干扰和差模干扰。两种干扰的产生机理及对线路的干扰强度完全不同,下面逐一作以分析。共模干扰方式如图1所示,它是由于数据传输过程中,周围高强度电磁环境产生的。如果在数据传输线附近有高强度的共模电压,由于共模电压的驱动,传输线之间有共模电流流动从而产生了干扰,这种干扰主要是通过辐射和串扰耦合到电路。而差模干扰的机理则不同,如图2所示,它是信号电流环路所产生的辐射形成的。它是因为信号传输线之间相互干扰而产生的,来源于传输线本身。

    因为干扰经过长距离传输后,差模分量的衰减要比共模分量衰减得快,而且共模分量对邻近空间的辐射比较大,所以减少共模分量的干扰是减少数据传输中EMI的关键。
    产生EMI有三个关键条件:EMI源、对干扰能量敏感的接收器、将EMI源传输到接收器的媒介(即传输通道)。由于TSPDP的数据传输线本身传递信号量多、传输距离长,因此它是解决EMI问题的主要部位。PDP显示屏本身是利用内部的惰性气体放电释放的真空紫外光,激发光致荧光粉发射可见光。驱动放电电压变化范围高达±200 V,因此由于气体放电和驱动高压产生的电磁辐射对数据传输线的干扰是主要的EMI源。而在TSPDP存储控制电路中接收接口数据的部件为现场可编程门阵列(FPGA),它的输人信号高电平只有+3.3 V,所以受到干扰后很容易出现错码。所以,要减少TSPDP数据传输的EMI,提高显示画面质量,必须
从上述三个关键环节人手。

2 TSPDP中消除EMI的硬件实现
    针对TSPDP的显示屏减少EMI的方法主要是电磁屏蔽,主要采用接地的铝板作屏蔽材料,隔离层放在屏和电路之间,然后接地处理。这样就能明显减少显示屏对其电路的干扰。
    TSPDP的数据传输方式选择是减少EMI的一个重要环节。普通的AC.PDP采用的是排线作数据传输的介质,在相邻两个信号线之间加人地线以减少信号之间的干扰,从而减少差模干扰。但是这种方式不适合TSPDP,因为:(1)排线的位置是完全处在屏的隔离层后边,不容易受到显示屏的放电干扰。而TSPDP的要求接口和存储控制距离很远,这样传输线就有可能暴露在隔离层外,很容易受到电磁辐射。
(2)排线的长度如果过长,不仅使得驱动能力显得不够,而且传输很容易被干扰。加上排线很宽,使用很不方便。
(3)排线不适宜高速传输的要求,在接口和数据存储电路之间数据的传输速度高达25 MHz左右,这样快的频率不适宜采用普通的排线。因此,在TSPDP中数据传输采用低压差分信号(1ow voltagedifferential signaling,LVDS)传输技术。
    LVDS是一种低电压摆幅的差分信号技术,它采用降低电压的方式提高信号频率、降低信号间的串扰,采用差分信号传输克服共模噪声,以适合远距离高速信号传输。LVDS使得数据能在差分传输线对或平衡电缆上以几百兆比特 的速率传输。它是用于高速数据传输的通用接口标准,在ANCI/TIA/1三IA 644和IEEEl596.3两个国际标准中均有定义,而且在ANCI/]rIA/EIA 644标准中建议了655 Mbps的最大速率和1.923Gbps的无失真媒质上的理论极限速率-2一。
    基于上述原因,在TSPDP中接口和数据存储电路之间数据传输选用无屏蔽双绞线作为数据传输的介质,同时采用LVDS技术进行数据传输。具体的数据传输采用国半公司的DS90CF383ALvDS驱动器芯片和DS90CF384ALVDS接收器芯片,驱动器和接收器主要完成TTL信号和LVDS信号之间的转换。DS90CF383工作电压为+3.3 V,而且可以在280 mV EMI情况下正常工作,传输速度也高达170 Mbyte/s,完全符合设计需要。就减少噪声和提高信号质量而言,平衡电缆(如双绞线对)通常比非平衡电缆好,所以设计中改用无屏蔽双绞线作为传输介质。考虑到以上设计要求后,TSPDP数据传输具体连接方式如图3所示

3 TSPDP中消除EMI的软件实现
    经过上述措施处理后,可以减少一定的EMI,但是不能消除全部干扰,这些高频干扰对数字图像信号的影响还不是很明显,但是对时钟和行、场同步信号的作用就会使得画面抖动,图像紊乱。如果仅用硬件的改进来消除所有EMI是很困难的,而利用FPGA芯片自身特点使用软件处理来实现就简单得多。在TSPDP设计中存储控制芯片采用了Xilinx公司的Spartan.II XC2S50芯片,这款FPGA芯片为了增强时钟控制,提供了4个精确的延迟锁相控制(delay—locked oop,DLLs)、4个主全局低偏移时钟分配网-4 。用它可以方便地实现对行、场同步信号作处理,对时钟信号利用DLLs作锁相处理,从而使得整个的数据传输过程抗EMI能力大大加强。
3.1 时钟的数字锁相
    DLLs技术就可以把时钟稳定锁相,减少了时钟在传输过程中的延时、抖动和相位的漂移。在后续电路中共使用两个时钟信号,其中25.172 MHz是从接口传输得到,而48 MHz时钟信号由存储电路板上晶振产生。为了消除时钟信号的EMI同时保持其正确性,两个时钟信号在两个全局时钟端口进入到FPGA后利用LLs技术来减少抖动和噪音干扰。因为DLLs存在于Xilinx的IP库,所以编程时只需加载UNISIM 库,直接调用IP core即可。
以25M 时钟的数字锁相为例应用如下:
LIBRARY UNISIM ;
USE UNISIM .VCOM PONENTS.ALL:
DLL0 :CLKDLL
PORT MAP(
CLKIN = > CLK25M I,
CLKFB = > CLKI.
RST = > RESETDLL,
CLK0 = > CLK—I,
CLK90 = > OPEN .
CLKl80 = > OPEN,
CLK270 = > OPEN,
CLK2X = > OPEN .
CLKDV = > OPE .
LoCKED = > LOCKED);

3.2 行、场同步信号的处理
    在周围有强干扰源的情况下,行、场同步信号就会出现高频干扰,宽度实测在200 ns左右。由于存储芯片编程过程中部分电路采用场同步复位,采用行同步计数,这种干扰会使整个数据存储过程紊乱,屏幕出现抖动。为了解决这个问题,必须对行、场同步信号在接收到FPGA后进行处理,具体程序实现如图4所示(以场同步为例):这种处理会减少因为EMI产生的低电平脉冲而造成的芯片误复位和误计数,从而保证了显示图像在有强干扰的情况下能够正常显示。程序本身会造成场同步信号的200 ns左右的延时,但这种程序处理不影响正常的数据传输。
4 实验结果
   在基于上述抗EMI的硬件、软件处理后,系统的抗EMI能力明显加强,图像的稳定性增强,画面质量明显提高。以场同步为例,未经处理时场同步遇到其他PDP开启后一场内出现了多个低电平脉冲干扰,如图5所示。从图中明显可以看到场同步

信号在一场时间内可能会多次低电平复位,这就造成数据传输过程的紊乱。在进行了抗EMI处理后,场同步信号质量明显得到提高,如图6所示。

(4)最小维持电压和发光效率的变化趋势基本相同,其中浮动电极间隙的效率指数叩。 最高,在间隙从90到240的范围内可达每伏0.56%,而浮动电极与显示电极平面之间介质厚度的效率指数最低,其最大值仅为每伏0.29%。
(5)只要加上浮动电极,则维持电压就降低很多,与浮动电极有关的参数对最小维持电压的影响则相对较小,因而,对制作工艺要求较低,也可以实现较低的最小维持电压。
    当然,从制作工艺和成本的观点看,与传统的三电极共面放电结构相比,加上浮动电极势必要增加制作工序和成本。本文采用将ITO直接涂覆在玻璃基板上制作浮动电极,制作工序和成本与传统的三电极共面放电结构基本相当。

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