veriloga 语法结构分析

最新推荐文章于 2024-03-04 09:54:59 发布

yesoili

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分类专栏：器件建模文章标签： ADS veriloga

本文链接：https://blog.csdn.net/yesoili/article/details/129389632

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(需要进我创建的器件建模群的，加我微信wyl2333)

用电阻来分析veriloga的语法结构,先从最简单的开始：

`include "disciplines.vams"
module R(p,n);
  electrical p,n;
  parameter real R=50.0;
  analog V(p,n) <+ R * I(p,n);
endmodule

1.引用函数库

2.声明模块名称和端口

        声明端口属性->电气类型（微机械相关的需要声明机械类型）

3.声明需要调的参数 R

4.声明模拟块的行为

        这里的I，V都可以看成是探针probe，探针接在端口p和n上，测试电流差（数据流）与测试的电压差（数据流）的比值就是电阻，所以用此种行为表征电阻。

可以把电阻当成黑盒，两侧如何测试，就如何表征,整体满足KVL和KCL定理。

也可以将探针一段接某个节点，另一端接GND，那么某个时刻取出的就是该点的瞬时电流/电压。

同理可得电容，电感；

        这二者其实都是通过测两端电压和获取总电荷来取得的，不过因为是小信号结构（接近理想状态时，大信号的电荷源近似小信号电容源），电荷可以被求导，所以得到了电容的近似。

理论上，无数个小信号的