SoC设计--多时钟设计（跨时钟域设计）

尽管每个模块在其单元级别都可以正常工作，但是当来自设计单元的信号与其他设计单元的信号进行通信时，考虑可靠性的观点很重要。 同步设计的方法很有帮助，但是电路中存在多个时钟域变得越来越普遍。 当信号跨时钟域通信时，可靠性尤其具有挑战性。 这里讨论了信号跨时钟域时要考虑的一些问题，以及如何提高可靠性。

 

1.如何跨时钟域可靠地传达控制信息？

当控制信号跨时钟域穿越时，该信号在目标时钟域显示为异步输入。 因此，该信号需要同步以满足目标时钟域的建立和保持要求，以便下游逻辑可以具有有效的逻辑电平。 否则，FF将进入亚稳定状态，在这种情况下，它将无法在给定的时间内达到有效状态。
   亚稳态FF的输出可以处于中间电压电平，或者可以使无效逻辑沿信号路径振荡。

常见方法之一是在源时钟和目标时钟之间具有两级同步器FF。 如果由于CLK输入和D输入之间的任何竞争条件而使第一个FF进入亚稳态，则在第一个触发器中捕获的Q值是未知的，即为1或0（“ x” 在模拟中），取决于输入变化的分辨率。

通过串联两个触发器，第二个触发器始终可以确保将第一个触发器的已解析状态捕获为稳定数据，即使第一个触发器在时钟上升沿之后的一段时间内是亚稳态的也是如此。 

以下是2级同步器。 请注意，当两个FF由clk2驱动时，数据来自源clk1。

一些芯片和IP供应商甚至具有专门用于同步目的的优化单元。 尽管这些单元具有较少的建立和保持时间要求，但这些单元的面积可能比普通FF大，并且消耗的功率也更多。 请注意，实例化此类技术特定的单元可能会使设计无法与其他库供应商重复使用。 在这种情况下，建议使用两个同步触发器定义模块，并在设计中实例化它们。

上面的同步器只处理足够长的电平信号，以便在目标时钟的下一个上升沿进行采样。 在脉冲信号传输的情况下，其宽度可能小于目标时钟频率，上述同步器逻辑无济于事。

2.在不同总线宽度和不同时钟域之间传输数据的安全策略是什么？

当数据要通过不同的总线宽度和不同的时钟域传输时，FIFO（先进先出）是理想的组件。 如果写（将数据推入FIFO的那一侧）和读（从FIFO弹出数据的那一侧）之间的总线宽度不同，则它将成为非对称FIFO。 许多IP和芯片供应商的库中都有非对称和双时钟FIFO。 下图显示了典型的非对称和双时钟FIFO的实体图：

 

上面FIFO中的标志通常是满，空，几乎满和几乎为空。 这些FIFO的阈值可以设置为输入信号或实例化参数。  wr_data和rd_data总线的宽度不同，但是通常以整数倍相关（即，一个宽度是另一个宽度的整数倍）。

3.在将FIFO用于非等待的写入或预取的读取时，有哪些注意事项会影响设计速度？

出于性能和维护的原因，FIFO通常用于许多数据传输应用程序中。  FIFO的主要应用之一是非等待的写事务并预取读取的数据。

使用FIFO进行非等待的写入或预取的读取的优点是：

   FIFO通常用作临时存储缓冲区，该缓冲区存储从写路径写入的数据，直到使用者将其弹出为止。因此，在诸如跨两个具有不同频率的协议总线的网桥之类的应用中，FIFO帮助更快地完成更快主机的总线周期。 这使主机总线中的其他主机可以更有效地使用总线。
   当将数据存储在FIFO中时，从更快的网桥进行写数据传输的性能要好得多，因为在数据传输的各个节拍中，不必通过等待状态的较慢的从机来保持它 。

使用FIFO进行发布的写或预取的读取的缺点是：

假设原始主机将数据发布到FIFO中，并假定已将数据传输到目标从设备，并且从设备现在发出错误。 由于它假定已经进行了数据传输，因此必须将其传递回主设备。 通常，在SoC环境中，可以通过向主机或原始主机发出高优先级中断来解决此问题。
   如果在发生读预取的周期中，发起方的主设备中止了读事务，则有可能在读FIFO中保留了陈旧数据。 当发生这种情况时，可能需要在新的读事务之前刷新读FIFO。
   为了确保读后写情况之间的数据一致性，必须阻止对同一从地址空间的所有读，直到上一次写事务完成为止。 通常通过观察FIFO的空信号进行监视。

通常，FIFO对于减少总线等待时间非常有用，并且在总线宽度不对称时在功能上是必需的。