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vivado
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赛灵思vivado设计相关
希言自然也
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使用matlab/C语言/verilog分别生成coe文件
之前已经写过一个如何使用matlab生成coe文件,matlab自行运算生成三角波、正弦波等数据,并保存为COE文件。可跳转下面的网址进行查阅。使用matlab生成正弦波、三角波、方波的COE文件_三角波文件.coe-CSDN博客但是,如果想直接把一个文件的二进制码流整体转化成coe文件(注意并不是文件内的内容,而是文件本身),又该怎么操作呢?所有的文件都是按照二进制码保存的,只要转换成COE文件,FPGA就能通过发送该COE文件,实现发送ZIP文件或者其他任何格式的文件。本文就是解决了这个问题。原创 2024-04-19 13:47:25 · 1268 阅读 · 0 评论 -
vitis HLS中实现canny算法的IP核
canny边缘检测主要用于提取图像的边缘,是最常用且有效的边缘检测算法。在AMD赛灵思提供的库函数中,使用xf::cv::Canny和xf::cv::EdgeTracing两个函数实现canny边缘提取。本文举例说明如何在vitis HLS 2023.1中实现canny算法。原创 2023-12-23 16:06:29 · 1209 阅读 · 0 评论 -
VIDEO Frame Buffer Read IP 核综合失败问题解决
一、问题描述WIN10操作系统下,在vivado2021.1版本上使用 VIDEO Frame Buffer Read IP 核时,综合过程中,软件报错如下:[Synth 8-439] module 'design_1_v_frmbuf_rd_0_0_v_frmbuf_rd' not found["e:/sources_1/bd/design_1/ip/design_1_v_frmbuf_rd_0_0/synth/design_1_v_frmbuf_rd_0_0.v":269] [Synth 8.原创 2022-03-25 20:58:03 · 9533 阅读 · 2 评论 -
赛灵思FPGA IO_BUF学习
赛灵思7系列FPGA,每个BANK中都存在存储深度低的IN_FIFO和OUT_FIFO(统称IO_BUF),IO_FIFO是为了内存应用设计的,但是也可以作为通用资源使用。一般用于IOLGIC(ISERDES/IDDR、OSERDES/ODDR)的扩展组件使用,也可以用于FIFO资源。原创 2023-02-12 17:14:10 · 1274 阅读 · 0 评论 -
赛灵思7系列FPGA GT收发器中的RX均衡器
均衡是对信道特性的均衡,指的是形成与信道完全相反的传输特性,以抵消或者减少信道造成的码间干扰,从而避免信号的失真。因为DFE模式架构实际是一个高通滤波器,当出现连续的0或者连续的1时,即连续的高低电平时,数据被截止,此时就需要在发送端增加一个数据加扰器,接收端增加一个数据解扰器,实现正常的数据传输。当然,对于不同的线路板,线路的损耗是不同的,使用LPM还是使用DFE模式,基于理论计算往往不能完全符合实际,实际工程应用中,可以通过实际测试来确定到底使用哪种模式。DFE均衡器)是非线性均衡器中常用的一种。原创 2023-03-01 19:39:26 · 3116 阅读 · 0 评论 -
ZYNQ Ultrascale+ MPSOC IP中DDR相关参数的配置
ZYNQ IP DDR configuration MPSOC 系列FPGA在block design设计中,关于DDR内存的配置信息介绍原创 2022-09-04 14:22:45 · 4115 阅读 · 3 评论 -
使用VIVADO LICENSE 加密VHDL/Verilog 文件(一)
第一步:license获取 到赛灵思官网申请IEEE1735 V2的license,或者通过赛灵思代理商申请。(建议后者,前者可能不会有回复)。第二步,加载license,使能加密功能 。第三步,根据需求创建密钥文件<命名txt>。根据自身需求,更改是否加密仿真等情况,一般通过false true选择。文件下内容如下:`pragma protect version = 2`pragma protect encrypt_agent = "XILINX"`...原创 2021-12-08 21:04:27 · 2375 阅读 · 0 评论 -
vivado中的Video timing controller IP核参数计算方法
一、参数的计算直入正题,已知某一1024*600的LCD屏幕,屏幕参数大致如下:如何设置IP核配置界面的参数呢?细调参数几乎用不到,我们主要说一下水平设置和垂直设置的8个参数如何配置。取LCD屏幕的典型值作为参考值,配置VTC IP的8个参数。active_size = 1024,直接输入即可Frame_size = 1344,直接输入即可。原创 2023-06-03 11:39:56 · 1271 阅读 · 2 评论 -
FPGA除法实现
一、调用divider generator IP核赛灵思pg151介绍了除法器IP的使用,简单介绍:除法器的实现主要有三种方式:LUTMult、Radix-2、High Radix。1、LUTMult:使用除数的有限精度倒数组成的简单查找表进行查找,然后乘以被除数。A.使用DSP、块RAM和少量FPGA逻辑实现。B.仅支持输出余数,不支持输出分数。C.推荐处理位宽低于12bits的数据2、Radix-2:小学迭代除法计算方式,计算商和余数A.使用FPGA逻辑实现。B.支持原创 2022-05-16 19:41:30 · 9643 阅读 · 4 评论 -
system Verilog 中generate语法的灵活使用、例化多个模块
一、generate语法举例 generategenvar i; for(i=0;i<=9;i=i+1) begin assign D[i] = A[i]; endendgenerate上述语句实现将assign D[0]=A[0];assign D[1]=A[1];assign D[2]=A[2];···...原创 2022-03-16 11:19:15 · 8920 阅读 · 0 评论 -
解析使用FPGA逻辑实现FIR滤波器的几种架构
FIR滤波器的实质就是输入序列与系统脉冲响应的卷积,即:其中,N为滤波器的阶数,也即抽头数;x(n)为第n个输入序列;h(n)为FIR滤波器的第n级抽头系数。FIR滤波器基本结构如下:FIR数字滤波器的基本结构有直接型、级联型、频率抽样型。原创 2023-05-21 17:39:05 · 5235 阅读 · 1 评论 -
AXI DMA IP核操作流程
直接寄存器模式 访问DMACR,SA,DA,length寄存器初始化DMA传输,当传输完成,相关通道的DMASR.IOC_Irq有效(前提是使能该中断,DMACR.IOC_IrqEn使能)。MM2S 通道启动流程:MM2S_DMACR.RS=1,运行DMA 使能MM2S_DMACR.IOC_IrqEn 和MM2S_DMACR.Err_IrqEn 配置有效的MM2S_SA和MM2S_SA_MSB寄存器 写非零的数值到MM2S_LENGTH寄存器,启动读DDR发送至AXIS端口。该....原创 2022-01-12 10:41:10 · 2291 阅读 · 0 评论 -
【随时更新】vivado使用问题总结记录
赛灵思FPGA使用问题总结原创 2022-07-14 19:57:24 · 9050 阅读 · 0 评论 -
xilinx MPSOC EMIO IIC搭建
一、问题描述某些情况下,ARM部分的MIO引脚不足或者冲突时,或者硬件设计失误,可以考虑使用EMIO访问外设。二、建立方式在ZU4CG的ZYNQ IP核上勾选IIC为EMIO时,ZYNQ IP核引脚出现如下信号:Emio_i2c1_scl_iEmio_i2c1_scl_oEmio_i2c1_scl_tEmio_i2c1_sda_iEmio_i2c1_sda_oEmio_i2c1_sda_t 常规思维下,设计中ZU4CG始终为主设备,则可能直接输出Emio_i2c1..原创 2022-04-19 19:24:54 · 1863 阅读 · 3 评论 -
xpm_memory_tdpram原语的完整使用实例
一、xpm_memory_tdpram原语介绍 当需要指定RAM内初始化数值时,可以使用原语中的参数MEMORY_INIT_FILE,指向一个尾缀为.mem的文件。该文件内的内容要求必须时十六进制的,与$readmemh函数读取的文件内容格式一致,用空格或者回车将数据隔开即可。另外需要注意的是,本着解决ultra RAM的想法,一个ultra RAM的数据位宽为72bits,因此72bits拆分为18bits,即ultra RAM的一个地址上,保存着4个18bits的像素数据。 二、如何生成.mem文原创 2022-06-17 21:01:46 · 3451 阅读 · 2 评论 -
CORDIC算法理论详解
cordic算法详解。理解其旋转模式和向量模式,相关函数运算的求解方式。原创 2022-10-04 21:30:10 · 15401 阅读 · 8 评论 -
vivado cordic IP学习记录
CORDIC IP学习。涉及到Q格式数据的学习、cos值、sin值、平方根值得计算等。原创 2022-10-05 09:35:30 · 3997 阅读 · 1 评论 -
FPGA逻辑实现CORDIC算法中求COS值与平方根值
FPGA逻辑实现CORDIC算法中求COS值与平方根值原创 2022-10-05 21:41:33 · 1697 阅读 · 0 评论 -
使用VIVADO LICENSE 加密VHDL/Verilog 文件(二)
继上一次编写vivado加密文章之后,细读赛灵思 UG1118,进行详细学习整理如下文。如有疑问可自行阅读英文版本手册。一、VIVADO加密的TCL命令Tcl命令在vivado的Tcl Console中输入,命令模板为:encrypt [-key <arg>] -lang <arg> [-quiet] [-verbose] [-ext <arg>] <files>...各关键字说明:-key:秘钥可以存在于HDL源文件的行中,也可以放置在单独原创 2021-12-17 19:47:29 · 7597 阅读 · 14 评论 -
vivado DDR4 SDRAM(MIG)(2.2) IP核学习记录
用户界面 PAGE 1按照图中序号分别记录:1.memory device interface speed 确认DDR4的运行时钟,框中填写的是DDR4的单时钟周期。例如,2400P DDR4的时钟速率为1200M,时钟周期为833ps。2.DCI CASCADE(数字控制阻抗,digitally controlled impendence)DCI CASCADE用于约束单个或多个BANK的输出阻抗,使用该功能时,DDR4的时钟周期...原创 2021-11-05 19:45:23 · 11837 阅读 · 0 评论 -
vivado中.edif文件 .dcp文件和加密文件异同点
.edif文件:工程综合后生成的网表文件。.dcp文件:工程文件的压缩文件。加密文件:加密后的HDL语言文件。 .edif文件 .dcp文件 加密文件 备注 生成方式 综合 综合后在Tcl console输入指令write_checkpoint *.dcp指令 见文章 https://blog.csdn.net/yindq1220/article/details/121995793?spm=1001.2014.3001.5501 加原创 2022-05-17 14:00:30 · 2674 阅读 · 4 评论 -
vivado中如何生成、例化和仿真DCP文件
一、生成DCP文件1、在vivado-Tool-setting-project-setting-synthesis路径下,设置 -mode out_of_context2、将引脚约束注释掉,防止例化使用DCP文件时报错3、将功成综合,打开综合设计。4、在console输入命令,生成DCP文件:write_checkpoint -key C:/Users/YDQ/Desktop/key_files.txt -encrypt top.dcp其中-key C:/Users/YDQ/Desktop/k原创 2022-03-19 14:07:42 · 12767 阅读 · 7 评论 -
Xilinx FIR compiler IP 实现可重加载滤波系数的低通滤波器
Xilinx FIR compiler IP 实现可重加载滤波系数的低通滤波器原创 2022-11-24 20:26:35 · 3989 阅读 · 0 评论 -
video timing controller和AXI4-stream to video out IP核生成视频协议数据
一、前言计划使用VIVADO 2021.1中的video timing controller和AXI4-stream to video out IP核生成视频协议数据。二、问题描述调试过程中,出现LOCK信号无法锁定的问题,分析问题有以下两点:需要保证video timing controller输出的时序与AXI stream的时序基本一致,主要是视频图像尺寸,比如图像大小为1024*600。 需要在AXI总线的ready信号有效时,让valid信号有效。以此保证AXI4-str..原创 2022-03-23 21:01:27 · 2689 阅读 · 1 评论 -
使用vivado IBERT Ultrascale GTH IP核,测试GTH眼图
一、选择IP核 IBERT Ultrascale GTH,按照硬件电路选择参数,然后生成IP核二、生成IP核后,右击该IP核,点击 open IP example design,生成示例工程。如有需要,可以在顶层添加所需要的控制接口,并在约束文件添加约束。三、编译示例工程,并烧写到板子上。保证板子上的GTH时钟输入稳定,烧写完成后界面如下。四、点击上图的creat links按钮,将需要测试的信号添加到new links,点击确定。五、右击link..原创 2022-03-31 19:04:39 · 4717 阅读 · 0 评论 -
Xilinx 参数化宏 XPM
赛灵思主要有3种:XPM_CDC,主要用于跨时钟域信号处理XPM_FIFO,用于FIFO例化,相似于FIFO IP核XPM_MEMORY,用于RAM和ROM例化,相似于RAM IP核以上三种宏都可以用来实现跨时钟域的处理,FIFO与RAM的跨时钟域处理主要是通过缓存的方式实现。利用宏和IP核来实现FIFO、RAM的例化,功能上相差不大,就是使用方式略有区别。以下主要介绍一下XPM_CDC,通过程序注释的方式进行介...原创 2022-05-18 11:23:40 · 6794 阅读 · 0 评论 -
赛灵思7系列 ODDR、IDDR原语 与 ultrascale系列ODDRE1 、IDDRE1 原语
一、赛灵思7系列FPGA1.1 ODDR:实现数据的双边沿发送支持两种模式:OPPOSITE_EDGE模式、SAME_EDGE模式 ODDR #( .DDR_CLK_EDGE("OPPOSITE_EDGE"), // "OPPOSITE_EDGE" or "SAME_EDGE" .INIT(1'b0), // Initial value of Q: 1'b0 or 1'b1,Q初始值 .SRTYPE("SYNC") // Se...原创 2022-05-20 13:19:18 · 5781 阅读 · 2 评论