Xilinx 参数化宏 XPM

希言自然也

已于 2022-05-18 11:25:51 修改

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分类专栏： # vivado 文章标签： fpga开发

于 2022-05-18 11:23:40 首次发布

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赛灵思主要有3种：
        XPM_CDC，主要用于跨时钟域信号处理
        XPM_FIFO，用于FIFO例化，相似于FIFO IP核
        XPM_MEMORY，用于RAM和ROM例化，相似于RAM IP核

以上三种宏都可以用来实现跨时钟域的处理，FIFO与RAM的跨时钟域处理主要是通过缓存的方式实现。利用宏和IP核来实现FIFO、RAM的例化，功能上相差不大，就是使用方式略有区别。
下面主要介绍一下XPM_CDC，通过程序注释的方式进行介绍。需要注意的是，正常情况下仅有xpm_cdc_handshake可以实现快时钟到慢时钟的同步。

//------------------------------异步复位生成----xpm_cdc_async_rst ----------------------------------

xpm_cdc_async_rst #(
.DEST_SYNC_FF(4), // 十进制; 范围: 2-10，指示目标时钟域下的同步寄存器数目
                  // 并且决定了复位信号有效最小宽度
.INIT_SYNC_FF(0), // 0：仿真时,不给同步寄存器赋予初值。
                  // 1：仿真时，给同步寄存器赋予初值
.RST_ACTIVE_HIGH(0) // 0：复位低电平有效。 1：复位高电平有效
)
xpm_cdc_async_rst_inst (
.dest_arst(dest_arst), // 1-bit output: 同步化输出，信号异步地有效，同步地无效
            // 有效宽度最少DEST_SYNC_FF个时钟
.dest_clk(dest_clk), // 1-bit input: 同步化时钟
.src_arst(src_arst) // 1-bit input: 复位输入
);

//--------------------------------同步复位生成----xpm_cdc_sync_rst -------------------------------------

xpm_cdc_sync_rst #(
.DEST_SYNC_FF(4), // 十进制; 范围: 2-10，指示目标时钟域下的同步寄存器数目
.INIT(1), // 0：初始化同步寄存器的值为0；1：初始化同步寄存器的值为1。
// 该宏没有不确定值X，如需不确定值X，使用宏xpm_cdc_single
.INIT_SYNC_FF(0), // 0：仿真时,不给同步寄存器赋予初值。
// 1：仿真时，给同步寄存器赋予初值
.SIM_ASSERT_CHK(0), // 0：仿真时,不打印日志。1：仿真时，打印日志
)
xpm_cdc_sync_rst_inst (
.dest_rst(dest_rst), //1-bit output: src_rst同步至dest_clk时钟域，reg寄存器输出

.dest_clk(dest_clk), //1-bit input: 同步化时钟
.src_rst(src_rst) //1-bit input: 复位输入
);

//-------握手机制的跨时钟域总线数据同步器----xpm_cdc_handshake ------------------------------

//该同步器可以实现快时钟域到慢时钟域的同步，其他所有的宏都无法实现。
xpm_cdc_handshake #(
.DEST_EXT_HSK(1), // 0：内部握手，dest_out立即输出以避免数据丢失；
// 1：外部握手，数据被接收后，将dest_ack置为有效
.DEST_SYNC_FF(4), // 十进制，范围: 2-10。指示在目标时钟域的同步寄存器数量
.INIT_SYNC_FF(0), // 0：仿真时,不给同步寄存器赋予初值。
// 1：仿真时，给同步寄存器赋予初值
.SIM_ASSERT_CHK(0), // 0：仿真时,不打印日志。1：仿真时，打印日志
.SRC_SYNC_FF(4), // 十进制，范围: 2-10。指示在源时钟域的同步寄存器的数量
.WIDTH(1) // 十进制，范围: 1-1024。数据宽度
)
xpm_cdc_handshake_inst (
.dest_out(dest_out), //WIDTH-bits output: 同步到目标时钟域的数据输出

.dest_req(dest_req), //1-bit output: 同步数据有效标志。
//当DEST_EXT_HSK=1启用外部握手时，检测到dest_ack有效则拉低。
//当DEST_EXT_HSK=0启用内部握手时，此信号仅有效1个时钟

.src_rcv(src_rcv), //1-bit output: 数据接收标志，数据被接收后有效，数据成功发送后无效。

.dest_ack(dest_ack), //1-bit input:当DEST_EXT_HSK=1时，目标逻辑接收数据成功的应答
// 当DEST_EXT_HSK=0时，该信号不被使用。
.dest_clk(dest_clk), //1-bit input: 目标时钟
.src_clk(src_clk), //1-bit input: 源时钟
.src_in(src_in), //WIDTH bits output: 同步到目标时钟域的数据输入

.src_send(src_send) //1-bit input: src_in的有效标志，
//src_rcv无效时表明宏处于空闲态可以处理新数据 ,src_send可以有效
);

//-----------------------------跨时钟域脉冲信号传输-----xpm_cdc_pulse --------------------------------

//实现脉冲信号的跨时钟与传输
xpm_cdc_pulse #(
.DEST_SYNC_FF(4), // 十进制，范围: 2-10。指示在目标时钟域的同步寄存器的数量
.INIT_SYNC_FF(0), // 0：仿真时,不给同步寄存器赋予初值。
// 1：仿真时，给同步寄存器赋予初值
.REG_OUTPUT(0), // 0：禁能寄存器输出。1：使能寄存器输出
.RST_USED(1), // 0：禁能复位引脚。1：使能复位引脚
.SIM_ASSERT_CHK(0) // 0：仿真时,不打印日志。1：仿真时，打印日志
)
xpm_cdc_pulse_inst (
.dest_pulse(dest_pulse), // 1-bit output: src_pulse有效时，输出一个dest_clk宽度的脉冲。
// 如果REG_OUTPUT不为1，则dest_pulse为wire组合逻辑输出。

.dest_clk(dest_clk), // 1-bit input: 目标时钟
.dest_rst(dest_rst), // 1-bit input: RST_USED = 1时，该信号有效，高电平有效。
// RST_USED = 0时，将此引脚输入置为1'b0
//复位至少有效((DEST_SYNC_FF+2)*dest_clk_period)+(2*src_clk_period)
.src_clk(src_clk), // 1-bit input: 源时钟
.src_pulse(src_pulse), //1-bit input:该信号上升沿触发生成1个dest_clk宽度的dest_pulse脉冲
//脉冲的最小间隔=2*MAX(src_clk period, dest_clk period),
//脉冲间隔定义是src_pulse的下降沿到下一个src_pulse的上升沿。

.src_rst(src_rst) // 1-bit input: RST_USED = 1时，该信号有效，高电平有效。
//复位至少有效((DEST_SYNC_FF+2)*dest_clk_period)+(2*src_clk_period)
// RST_USED = 0时，将此引脚输入置为1'b0
);

//---------------------跨时钟域的单bit数据同步----xpm_cdc_single -------------------------------------

//实现跨时钟域的bit数据传输
xpm_cdc_single #(
.DEST_SYNC_FF(4), // 十进制，范围: 2-10。指示在目标时钟域的同步寄存器的数量
.INIT_SYNC_FF(0), // 0：仿真时,不给同步寄存器赋予初值。

//1：仿真时，给同步寄存器赋予初值
.SIM_ASSERT_CHK(0), // 0：仿真时,不打印日志。1：仿真时，打印日志
.SRC_INPUT_REG(1) // 0: src_in不使用src_clk寄存一下; 1：src_in使用src_clk寄存一下
)
xpm_cdc_single_inst (
.dest_out(dest_out), // 1-bits output: src_in同步到dest_clk的输出

.dest_clk(dest_clk), //1-bit input: 目标时钟
.src_clk(src_clk), //1-bit input: 源时钟，当SRC_INPUT_REG=0时不使用该信号，置为1'b0
.src_in(src_in) // WIDTH-bit input: 输入数据，该数据会被同步到dest_clk时钟域输出。
);

//--------------跨时钟域的单bit数组同步器----xpm_cdc_array_single ---------------------------------

//使用该宏，要求src_in数组的每一位不相关，相互独立，相当于例化多个xpm_cdc_single。
//如果想无损跨时钟域传输二进制值，推荐使用xpm_cdc_gray宏。
xpm_cdc_array_single #(
.DEST_SYNC_FF(4), // 十进制，范围: 2-10。指示在目标时钟域的同步寄存器的数量
.INIT_SYNC_FF(0), // 0：仿真时,不给同步寄存器赋予初值。

// 1：仿真时，给同步寄存器赋予初值
.SIM_ASSERT_CHK(0), // 0：仿真时,不打印日志。1：仿真时，打印日志
.SRC_INPUT_REG(1), // 0: src_in不使用src_clk寄存一下; 1：src_in使用src_clk寄存一下
.WIDTH(2) // 十进制，范围: 1-124。
)
xpm_cdc_array_single_inst (
.dest_out(dest_out), // WIDTH-bits output: src_in同步到dest_clk的输出

.dest_clk(dest_clk), //1-bit input: 目标时钟
.src_clk(src_clk), //1-bit input: 源时钟，当SRC_INPUT_REG=0时不使用该信号，置为1'b0
.src_in(src_in) // WIDTH-bit input: 单bit数组数据输入
);

//---------------------------------利用格雷码的同步器----xpm_cdc_gray ---------------------------------

//格雷码同步器，利用了格雷码单次只能跳变1位的特性
//要求输入的数据是累加1或者累减1的数据，本质上是单比特跨时钟域处理。
xpm_cdc_gray #(
.DEST_SYNC_FF(4), // 十进制，范围: 2-10。指示在目标时钟域的同步寄存器的数量
.INIT_SYNC_FF(0), // 0：仿真时,不给同步寄存器赋予初值
// 1：仿真时，给同步寄存器赋予初值
.REG_OUTPUT(0), // 0：禁能寄存器输出。1：使能寄存器输出
.SIM_ASSERT_CHK(0), // 0：仿真时,不打印日志。1：仿真时，打印日志
.SIM_LOSSLESS_GRAY_CHK(0), // 0: 禁能报告src_in_bin是否累加1或者累减1的仿真信息。
//1: 使能报告src_in_bin是否累加1或者累减1的仿真信息
.WIDTH(2) // 十进制，范围：2-32
)
xpm_cdc_gray_inst (
.dest_out_bin(dest_out_bin), // WIDTH-bit output: src_in_bin同步到目标时钟域的输出.
// REG_OUTPUT=0，则dest_out_bin为wire组合逻辑输出。
// REG_OUTPUT=01，则dest_out_bin为reg逻辑输出。

.dest_clk(dest_clk), //1-bit input: 目标时钟
.src_clk(src_clk), //1-bit input: 源时钟
.src_in_bin(src_in_bin) //WIDTH-bit input
);