Linux-Modelsim的使用之三输入异或门设计实验

本次实验中，我用verilog语言和组合逻辑实现了一个三输入异或门并使用modelsim进行仿真。

由给出的真值表：

根据真值表，我的译码器代码如下：

初始testbench仿真结果如下

在我的Windows电脑上试图运行code coverage就会出现如下情况：

改用linux服务器上的modelsim就能够不报error，然而code coverage始终不能显示。经过反复尝试后发现是项目的初始compile设置中禁止了code coverage。经过的改动后，我发现自己的testbench并不能让toggle覆盖率达到100%。最开始仅为80%左右，经过我的改进成为95%左右。最后，我将最后的跳转信号延长一段时间后得到了测试覆盖率全为100%的程序。

以下两个是初始情况，toggle尚未全覆盖。

经过全面改进后，我的testbench波形和响应波形如下。

覆盖率为100%。

使用design_vision得到元件分析图如下：

进行电路的面积、时延、功耗信息分析：

面积分析：

时延分析：compile后由信息可见elapsed time为0:00:02,area为73.2.与上一面积报告互验。

接下来通过power report进行功耗分析：