Vivado开发之BlockDesign信号电平设置

已于 2022-01-27 16:49:55 修改
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文章标签： fpga开发 硬件工程
于 2022-01-27 16:42:30 首次发布
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本文链接：https://blog.csdn.net/yueqiu693/article/details/122716064
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        更改block design中信号有效电平，这里以下列block中rst信号为例， 将低电平有效的rst信号更改为高电平有效信号

       右键block，在弹出窗口中点击Edit in IP Packager

在弹出窗口中选择Package IP ---->Post and Interfaces 

 点击Clock and Reset Signals---->rst

 右键rst信号---->Edit Interface

 

Parameter ----> Auto-caliculated ----> Polarity---->add

 在Value中输入ACTIVE_HIGH，指示当前信号为高电平有效

 再次封装IP

 在原主界面中点击Report IP Status

 点击红框中按钮再次更新IP

 此时block design中原本的低电平有效信号变更为高电平有效

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