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Verilog—比特位选择在有规律的代码，经常会根据输入信号来选择需要的数据。assign output=cfg_assert[tx_client_in*16+:16];表示tx_client_in为0时，outupt= cfg_assert[15:0]表示tx_client_in为1时，outupt= cfg_assert[31:16]在generate模块中还可以采用以下方式：genvar i;generatefor(i=0;i<CLIENT_NUM;i=i+1).

1、高质量Verilog代码的几个要素高质量的verilog代码主要包含以下几个要素：可读性、功能、性能、标准化、稳定性、可定位。标准化：iterlaken MAC PCIE 这些模块的设计必须要符合协议标准，能够与其他厂商的产品进行正常对接。可读性：代码是容易阅读，是否容易理解原理。功能：功能是否正确，功能点是否全面，是否灵活可配置。性能：读写、传输速率是否达标稳定性：跨时钟等是否处理细致，异常情况代码是否能够保持稳定，是否能够自恢复，状态机是否会卡住。可定位：定位手段是否添加

什么是recovery time和removal time？在同步电路中，输入数据需要与时钟满足setup time和hold time才能进行数据的正常传输，防止亚稳态。同样的道理，对于一个异步复位寄存器来说，同样异步复位信号同样需要和时钟满足recovery time和removal time才能有效进行复位操作和复位释放操作，防止输出亚稳态。1、recovery time：恢复时间撤销复位时，恢复到非复位状态的电平必须在时钟有效沿来临之前的一段时间到来，才能保证时钟能有效恢复到非复位.

1、位宽不匹配Verilog编码中，常见的位宽不匹配错误，有赋值左右位宽不匹配（<=,=），比较位宽（>,<,>=,<=）不匹配，计算位宽（+，-）不匹配位宽不匹配会导致DC之后的网表与预期差异较大，导致功能不正确，通过spyglass lint检测可以发现所有位宽不匹配的情况，而vcs编译只能发现少数...

源自 微信公众号 “数字芯片实验室”1、连续赋值和过程赋值之间有什么区别？2、initial和always中的赋值有什么区别？initial和alw...

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