yundanfengqing_nuc的专栏

$time任务返回仿真器的当前仿真时间。testbench中需要使用'timescale指出仿真时间单位（通常为1ns），当前仿真时间是一个64位整数乘以'timescale中的仿真时间单位后取整得到的整数结果，它不包含小数部分。$realtime以实数的方式返回当前的仿真时间，返回值包括小数部分。$time应用举例'timescale 1ns/10psinitialbegin $display(“time display”，$time)； #9.4 ...

$display 一个变量的值可以通过使用$display语句显示在屏幕上。$display任务通常被用来显示调试信息、错误或异常情况。例如，当FIFO为空时，如果继续进行读操作，那么可以使用$display给出出错信息；同样，如果一个FIFO已经被写满了，此时如果再进行写操作，那么也可以使用$display给出相应的出错提示信息。...

$finish 在进行电路仿真时，如果遇到$finish，仿真器完成仿真并退出。$finish语句通常放到testbench的顶层文件中，如果testbench_top.v是顶层仿真文件，那么$finish应出现在仿真结束时刻。$stop 当遇到$stop时，仿真器 停止仿真，但不退出，它同事提供一个命令提示符，在命令提示符后面输入“.”，则仿真过程继续进行。...

initial语句用于对变量进行初始化，这样仿真器在仿真时刻0就可以得到一个变量的确切的初始值。如果不进行初始化，那么在仿真时刻0，变量值为X，即不定值。需要注意的是，对于被测电路来说，触发器通过异步复位引脚或通过同步复位方式被初始化为确定的初始值。initial语句是不可综合的，不能作为DUT中RTL代码的一部分。 电路仿真时通常需要在testbench中产生DUT需要的输入时钟。initial语句可以用于指出仿真时刻0时时钟的逻辑电平值。initial后面可以是begin和...

<div id="article_content" class="article_content clearfix"> <link rel="stylesheet" href="https://csdnimg.cn/release/blogv2/dist/mdeditor/css/editerView/ck_htmledit_views-b5506197d8.css"> <div id="content_views" class=...

这里写目录标题1 概述2 forever语句3 repeat语句1 概述最近补下Verilog HDL中我不常用到的一些语法基础，希望在以后写TB文件的时候，能够更顺畅一些。在Verilog HDL中存在着4种类型的循环语句，用来控制执行语句的执行次数。（1）forever：连续的执行语句；（2）repaet：连续执行一条语句N次；（3）while：执行一条语句直到某个条件不满足。如果一开始条件即不满足（为假），则语句一次也不能被执行。（4）for通过以下3个步骤来决定语句的循环执行：a）先