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在已生成的工程路径下：查找： .runs文件夹----->xxx_routed.dcp文件，打开这个文件路径如下图所示：C:\Users\Administrator\Desktop\SH_satellite_host_v2.3_relese_err_test_selnew\SH_satellite_host_top.runs\impl_1\SH_satellite_top_routed.dcp打开后的工程如下图所示：...

摘抄自：《Vivado从此开始》高亚军著 时序分析是建立在时序约束的基础之上的，因此，合理的时序约束对时序分析起着关键性作用。时序约束的对象是时序路径，典型的时序路径有4类，如图6.1所示。这4类路径可分为片间路径（标记1和标记3）和片内路径（标记2和标记4）。...

进行BD文件validata design时候，报错：[BD 41-237] Bus Interface property FREQ_HZ does not match between /DMA_AXIS_MM2S(100000000) and /axi_dma_0/M_AXIS_MM2S(200000000)如图所示，自己定义了一个扩展接口DMA_AXIS_MM2S，该扩展接口默认的频率是100M，但是从PS端的FCLK_CLK0出来的时钟是200M的，所以两个频率不匹配导致的。解决：右键扩展接

时序异常英文名为Timing Exception，可以认为是时序例外或时序异常（本系列文章 的称法），“例外”或“异常”是指这部分时序的分析与大多数常规时序分析不同。下表给出了Vivado支持的时序异常命令及功能：命令 功能 set_multicycle_path 设置路径上从起点到终点传递数据需要的时钟周期数 set_false_path 指示设计中的某条逻辑路径不进行时序分析 set_max_delay、set_min_delay 设置最小与最大路径延迟值，会

在I/O和时钟规划之后，需要验证设计以确保其满足设计需求。Vivado提供了两种验证途径：DRCs用来检查设计违反规则情况；SSN分析用来估计转换噪声等级。本文将介绍DRCs，本系列第16篇介绍了SSN分析。运行DRCsDRCs可以说是管脚规划中最严苛的一个步骤，DRCs会使用一套设计检查项（通常称作rule deck），来检查当前设计是否违反这套规则。本文将以运行DRCs检查I/O端口和时钟逻辑为例。打开某一阶段的设计，点击Tools->Report->Report DRC，或在F

report_clock_interaction矩形框内的不同颜色表征了不同时钟域之间的路径所呈现的约束状态而非Slack（时序裕量）的恶化程度。（1）No Path：用黑色表示，表明源时钟与目的时钟之间没有时序路径。（2）Timed：用绿色表示，表明源时钟与目的时钟是同步时钟（例如，来自于同一个MMCM），二者之间的路径被安全约束。（3）User Ignored Paths：用深蓝色表示，表明这部分路径时用户通过set_false_path活set_clock_groups定义的伪路径。

在Vivado工程中使用IP是非常常见的情形，而且还会出现同一个IP被多次使用。例如，设计中需要用到4个单端口RAM，其区别仅仅是深度或宽度（数据位宽）不一样，那么这时候怎么做比较快捷呢？一种方式是在Vivado IP Catalog中找到Block Memory Generator，依次根据需求定制4个单端口RAM，这个过程需要4次打开Block Memory Generator，除了深度和宽度之外，重复设定同样的参数。还有一种方式就是我们这里将要介绍的Tcl命令copy_ip。从名字..

Tcl（Tool CommandLanguage）是IC业界标准程序语言。Xilinx将其集成于Vivado中，使得Vivado如虎添翼。通常，凡是借助图形界面可实现的操作都有其对应的Tcl脚本；相反，借助Tcl脚本实现更复杂、更深入的分析或操作是图形界面方式无法实现的。就Vivado而言，采用Tcl脚本时（本质上，XDC是Tcl的一个子集）需要明确操作对象。这里介绍几个最基本的操作对象：cell, pin, net和port。如下图所示。从图中不难看出，cell就是基本的模块，可以是Ve.

在Vivado下使用IP时，有时会发现IP处于被Locked的状态，如下图所示。这个报告是由命令report_ip_status生成。可以看到，一旦IP被锁定，那么在IP名字上会出现一个红色锁子的标记。除此之外，也可以通过如下命令判断IP是否被锁定。命令get_property获取属性IS_LOCKED的属性值，如果IP被锁定，该属性值为1，否则为0。那么，IP为什么会被锁定呢？可能有以下几种原因。IP文件是只读的举个例子，如果工程是Vivado 2020.1版本创建的，之后又.

转自：微信公众号：Lauren的FPGA目前，越来越多的工程师会用到Vivado IP Integrator（IPI）。它的强大之处在于通过实例化和互连IP构建复杂的设计。现在的IPI中，不仅可以添加Vivado IP，还可以添加用户代码，使其以Block的形式出现在IPI中（IPI的设计被称之为Block Design）。同时，IPI提供的Designer Assistance功能也进一步提升了工程师的工作效率。如前所述，IPI中可以添加各种IP，除了一些AXI接口的IP外，还有一些小巧的IP，在

Schematic视图可以使我们更直观地看到电路结构、cell和FPGA内部单元的映射关系等，除此之外，我们还能看到其他内容。注：打开任意阶段的DCP文件，都会显示Schematic视图。此外，打开Elaborated Design，也会显示Schematic视图。扇出在Schematic视图下，选择右上角的齿轮标记，就会显示Schematic视图的配置面板，如下图所示。只要勾选其中的红色部分，就会在电路图中显示Scalar或bus pin的扇出。生成与目标单元相关的时序报告这里的目

转自：微信公众号LaurenGao Lauren的FPGA生成时序报告后，如何阅读时序报告并从时序报告中发现导致时序违例的潜在问题是关键。首先要看Design Timing Summary在这个Summary里，呈现了Setup、Hold和Pulse Width的总体信息，但凡WNS、WHS或WPWS有一个小于0，就说明时序未收敛。找到时序最糟糕的路径如果时序未收敛，并不需要分析所有未收敛的路径，而是先关注时序最糟糕的路径，先优化这些路径，有可能优化这些路径之后，这些路径收敛了，同时

vivado多线程编译设置有两种方法：1.第一种是直接在vivado的Tcl Console界面输入命令:set_param general.maxThreads 8 //设置为8线程，默认是2线程get_param general.maxThreads //读取当前线程1 2 32.第二种是使用写tcl脚本文件新建Vivado_init.tcl脚本文件，将set_param general.maxThreads 81写入，必须是vivado_init

（1）网络被综合以后找不到 可以在Verilog代码中插入（*mark_debug = "true"*）属性，这样在Set Up Debug的时候可以快速找到这个信号。（2）找不到Debug内核 大部分原因是debug内核时钟输入有问题，或者时钟输入频率低于30Mhz，如果有多个调试内核，有一个内核没有时钟就会导致其他调试内核无法工作。...

转自：https://www.cnblogs.com/lionsde/p/9785854.html我们都知道Vivado编译起来相当的慢，每次综合起来我就拿起了手机，这个方法可以提高编译速度，在VIVADO中一个run编译时支持的线程数如下表：（综合时一般是2线程）在tcl脚本处输入如下命令：设置多线程的命令为： set_param general.maxThreads 4...

一、vivado生成MCS文件，使用TCL命令如下：1、打开Open Hardware Manager2、Tools -> Auto Connect3、TCL输入：write_cfgmem -format MCS -size 128 -interface BPIx16 -loadbit "up 0x0 xxx.bit" xxx.mcs-fromat mcs 指定生成格式-...

转自：https://blog.csdn.net/renlonggg/article/details/75127139原文地址：http://blog.sina.com.cn/s/blog_c08d37430102wmu3.html将代码烧录到到 flash 步骤1）点击bitstreamsetting，将bin_file勾上，点击OK。2）点击generate...