本博文主要讲述怎么通过vcs仿真verilog文件并且查看波形,以及通过一个简单的makefile脚本帮助我们自动化操作。
Verilog文件
RTL文件:命名为add.v
testbench文件:命名为test.v文件
VCS仿真
把add.v和test.v放在同一个文件夹下:
在的当前路径下打开终端,输入命令:
test.v必须放在add.v前面
结束后在当前路径下会产生其他几个文件:
这里的simv是一个可执行文件,接下来就执行simv
在终端中输入以下命令:
这时候会出现一个查看波形的窗口DVE
DVE查看波形
接下来:
鼠标选择add文件定义的端口,然后右键,add to wave,选择第一个new wave view
这时候会产生一个新的波形窗口:
我们点击左上角的向下箭头,开始运行,马上就会产生右侧的波形
我们可以改一下进制,这样看的更清楚:
选择ABC三个端口,右键Set Radix,选择二进制
这样我们就会看到:
这样我们就可以通过波形来分析verilog设计中的逻辑是否符合我们预期
利用Makefile自动化仿真
通过上面的内容,我们可以知道,vcs先编译我们的verilog源文件,然后会产生一个叫simv的可执行文件,通过执行simv,我们可以得到仿真的结果,并且通过-gui命令打开可视化窗口查看波形。这整个过程我们可以写一个简单的makefile脚本来帮助我们自动化操作。
新建一个文本,命名为makefile,内容如下:
当我们在终端中输入make compile就等同于执行vcs test.v add.v -debug_all
当我们在终端中输入make sim就等同于执行./simv -gui
当我们在终端中输入make all就等同于先compile,再sim,编译执行一步到位
当我们在终端中输入make clean 就等同于删除所有编译和执行时产生的文件,只保留了add.v,test.v以及makefile
VCS仿真教程(一):Verilog+波形+Makefile
最新推荐文章于 2024-04-13 12:35:51 发布