VCS常见编译命令大全

VCS常用command汇总：

+define+<macro_name>=<value>	命令行进行宏定义，在代码中使用了`ifdef 编译指令
+mindelays	器件延时使用sdf 文件中的最小值(sdf 文件中的时序(min:typ:max))
+maxdelays	器件延时使用sdf 文件中的最大值
+incdir+directory+	指定VCS 搜索`include 内文件的目录
-full64	支持64 位模式运行
-R	编译完后立刻运行
-sverilog	支持systemverilog 语法(vcs 用,verid 用-sv)
-debug_all	支持所有debug 操作，DVE 选项，可以查看所有断点(line,time,value,event etc) all 就是加权限。+w 是写，+r 是读，+f 是force, +l 是支持ucli 的单步调试, +n 是对网表操作。
-debug_acess+all	打开所有权限
–fsdb	调用Verdi PLI 库，支持fsdb 波形
+vcs+lic+wait	等待vcs license
-o name	指定运行文件名称
-l sim	log 生成指定log 文件
+ntb_random_seed=value	指定仿真随机种子
+ntb_random_seed_automatic	VCS 自动生成随机种子，每次种子值不一样
-timescale=1ns/10ps	若rtl中有timescale 的定义，则会覆盖makefile 中的定义
-notimingcheck	忽略仿真中的时序检查，会忽略specify 语句中的检查
-cm line+tgl+cond+fsm+branch	收集行、翻转、条件、状态机、分支覆盖率
-cm_name test_name	定义覆盖率报告文件名
–cm_log	指定覆盖率log文件名
-assert	定义支持断言
-f <filename>	指定文件列表的文件名，文件中可包括源代码文件的路径和名称，也可以包括编译选项参数
-h or -help	列举常用的编译选项和运行选项的参数
-q	屏蔽VCS的编译信息
+nospecify	屏蔽specify块中的路径延时和时序检查
+v2k	支持Verilog-2001标准
-a <filename>	将仿真显示的log信息附件在指定文件尾部