用逻辑代数简化Verilog电路设计

在FPGA开发或芯片前端开发（其它语言的程序中也适用）中，常会遇到在符合某种条件时对信号采样、对缓存/寄存器读写等操作。有时组合条件还不简单，发现分析条件是否写完备不容易、好不容易写完代码事后又不好读懂哪怕有注释，同时还可能面临组合信号太多时序不合格的问题。

以调度为例、在多个队列产生调度请求时，每个队列是否产生请求有以下约束条件：队列非空、工作模式许可、队列内容之间的约束关系。考虑到这种情况比较常见这里以RR调度为例，假定有2中工作模式:模式A、模式B、...，在模式A情况下要结合队列内容发起调度申请，其它模式则RR轮训。

先用语言表达这个逻辑关系，然后简化，再用逻辑表达式书写：

队列1发起请求=模式A&（(2队列包编号相同)|（（队列1行号+1）=队列2行号）&队列1非空

+模式A&队列1包尾&队列1非空+非模式A&队列1非空

用逻辑代数化简

第1步结合律：队列1发起请求=（模式A&（(2队列包编号相同)|((队列1行号+1)=队列2行号)) )

+ 模式A&队列1包尾 + 非模式A ） & 队列1非空

【BC+BD+BE=B(C+D+E)】

第2步结合律：队列1发起请求=（（模式A&（(2队列包编号相同)|((队列1行号+1)=队列2行号)|队列1包围) ) + 非模式A） &队列1非空

第3步吸收律：队列1发起请求=（（模式A&（(2队列包编号相同)|((队列1行号+1)=队列2行号)|队列1包围)| （非模式A）) ） &队列1非空

【AB+！B=A+！B】

经过简化后，逻辑运算级数变短，容易检查是否有漏掉的条件，然后再考虑用verilog语言表示出来；这样写出来的逻辑时序性能也更优。