VERILOG中使用状态机

verilog是一种硬件描述语言，作为一种语言有一个共通性：那就是代码逻辑一定要严密。作为硬件描述语言需要考虑实现电路的结构是否最优、时序是否满足要求。

状态机的开发是必备技能，状态机通俗的讲就是将控制电路归纳为几种有限的状态，要求各个状态的入口条件、状态转换条件、各个状态的输入输出梳理的很清楚。如果比较复杂建议使用表格整理。

状态机使用好了会带来便利，可是一旦状态跳飞或条件没有考虑全，在FPGA中还好，对芯片ECO就不是那么好实现的了。所以有的开发团队会要求太复杂的状态机要避免，实在必须肯定是从人员配备、流程控制、方案及代码审查上非常严格的。如何避免使用太复杂的状态机，通常就是在方案阶段进行充分论证和分析，尽量采用实现代价小且潜在风险小的方案。

对很简单的状态转换，比如1、2个状态的，用其它方式：比如if...else if ....else或者case也可以描述清楚。对有4、5种状态转换的，可以考虑用状态机了，可以很好体现状态机的优势。对复杂的状态转换可以考虑分阶段实现，类似mux电路那样分成2级或多级，既提升时序性能也能简化实现。