verilog编写的代码有时会遇到运算结果不如预期的情况,此时需要考虑一下是否与位宽有关。比如以下的几种情况:
1、移位操作
assign a=b<<4;
运算结果不对,一路追查发现是a在移位后变成了0。那就是a、b2个变量的位宽定义的不合适。最好的处理是定义a/b位宽时考虑移位操作对变量b位宽扩展4bit位宽。或者按照下面方式处理:
assign a={4‘b0,b}<<4;
2、乘加运算
assign a=a1*b + a2*c;
检查发现变量a运算结果不对,如果参与运算的各个量的值正确,就要考虑2个乘法运算和加法运算后数据位宽增加,变量a位宽不够造成溢出;verilog中需要分析运算变量取值范围后手动扩展。可以参考下面处理方式:
assign a_0=a1*b;
assign a_1=a2*c;
assign a=a_0+a_1;
在上面运算中,a_0的位宽等于a1位宽加上b的位宽;同理,a_1也需要同样处理。对带符号数处理同样如此。
3、无符号数被定义成有符号数
带符号数除了存储数值,还需要符号位,如果定义位宽时不合理,导致符号丢失运算结果也会出错。比如:
wire signed [3:0] a;
wire signed [3:0] b;
wire signed [3:0] c;
a=(b>c) ? b : c ;
但是实际数值取值就需要用到4bit位宽,那上面的运算结果就要出错。如变量不会有负值,就不定义成带符号数;定义成带符号数就需要加上扩展的符号位。