Verilog设计4位CLA加法器电路，并仿真测试

ty_:-)

已于 2022-10-25 15:34:49 修改

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分类专栏： verilog IC 文章标签： fpga开发

于 2022-10-25 14:19:28 首次发布

本文链接：https://blog.csdn.net/zhong_ty/article/details/127512522

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设计4位CLA加法器电路，并仿真测试

使用Quartus+modelsim完成本次设计

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设计4位CLA加法器电路，并仿真测试

在这里插入图片描述

分析

对于超前进位加法器（CLA）加法器，它不同于普通加法器。如果对于两个1024位的数字进行相加，那么普通的串行加法器因为只有算出 $C_{x}$ 才能继续计算 $C_{x+1}$ ，这会导致整体的效率非常低。如果使用超前进位加法器，那么所有的 $C_{x}$ 会同时计算得到，每级进位由附加的组合电路产生，高位的运算不需要等待低位运算完成，大大加快了整体的运行速度。对于每一个进位 $C_{x}$ 的计算方法如图提示可以轻松得到。

题目中也给出了端口定义，及输入a[3:0],b[3:0],c0;输出s[3:0],c4

代码实现

//4bit CLA
module CLA4(
	input  [3:0] a,
	input  [3:0] b,
	input  c0,
	output [3:0] s,
	output c4
);
	wire   [4:0] g,p,c;
	assign c[0] = c0;
	assign p 	= a^b;
	assign g 	= a&b;
	assign c[1] = g[0]|(p[0]&c[0]);
	assign c[2] = g[1]|(p[1]&(g[0]|(p[0]&c[0])));
	assign c[3] = g[2]|(p[2]&(g[1]|(p[1]&(g[0]|(p[0]&c[0])))));
	assign c[4] = g[3]|(p[3]&(g[2]|(p[2]&(g[1]|(p[1]&(g[0]|(p[0]&c[0])))))));
	assign s  	= p[3:0]^c[3:0];
	assign c4 	= c[4];

endmodule

Testbench

编写testbench对CLA4进行验证，选取部分值进行测试。

`timescale 1 ns/ 1 ns
module CLA4_vlg_tst();
// constants                                           
// general purpose registers
// test vector input registers
reg [3:0] a;
reg [3:0] b;
reg c0;
// wires                                               
wire c4;
wire [3:0]  s;

// assign statements (if any)                          
CLA4 i1 (
// port map - connection between master ports and signals/registers   
	.a(a),
	.b(b),
	.c0(c0),
	.c4(c4),
	.s(s)
);
initial                                                
begin      
                                            
	a 		 = 4'b1111;
	b 	 	 = 4'b1111;
	c0 	 = 1'b0;
	
	#10 a  = 4'b1010;
	#10 c0 = 1'b1;
	#10 b  = 4'b0100;
	#10 b  = 4'b0101;
	#10 b  = 4'b0110;
	#10 b  = 4'b0111;
	#50 $stop;
                  
end    
    
initial 
	$monitor($time,": a+b+cin=%b+%b+%b=%b%b",a,b,c0,c4,s);
                                                 
endmodule