学Quartus II+Verilog三步走checklist

最新推荐文章于 2024-02-06 12:04:48 发布

zhongrg

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分类专栏： Verilog文章文章标签： module c 报表优化 output function

本文链接：https://blog.csdn.net/zhongrg/article/details/1839566

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本文是Quartus II与Verilog学习的详细checklist，从入门到高级，涵盖设置、Verilog语法、仿真、时序分析、硬件验证等内容，助你深入理解和优化数字电路设计。

摘要由CSDN通过智能技术生成

《学Quartus II+Verilog三步走checklist》
作者: 汉青<QQ: 791.103.281>
//引用勿删出处http://mapleinfo.blog.dianyuan.com;
//不断扩充整理中, 仅供学习参考.

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// 入门篇: (秋干勿燥,冬去春来)
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01. 建立项目
02. Verilog
a). nand/nor/and/or;
b). assignment;
c). always;

04. 选设device

05. Settings:
a). 加减文件;
b). 设置top module文件;
c). 设置classic timing时序仿真主时钟fMAX;(可以不设)

06. 编译(直接选按钮)
07. 仿真(直接选按钮)
a). 创建.vwf波形文件,
b). 添加netlist节点,
c). 设置激励波形;
d). 设置仿真波形文件
e). 阅读并判断仿真结果的正确性

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// 初级篇: (固知其然, 方得真经)
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11. setting:
a). 选择并使用functional / tim