呼吸灯——verilog 实现

最新推荐文章于 2023-07-15 22:40:35 发布
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分类专栏： FPGA学习 文章标签： fpga开发 单片机 嵌入式硬件
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本文链接：https://blog.csdn.net/ziyouruf/article/details/123510602
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小灯在一段时间里面实现由完全熄灭到完全点亮，再由完全点亮到完全熄灭，整个过程就像呼吸一样。呼吸灯的呼吸效果分为两个过程，一是由完全熄灭到完全点亮，二是由完全点亮到完全熄灭。这里通过PWM的占空比来控制LED的亮灭程度。灯是定电平点亮，高电平熄灭，所以在第一个周期内，保持一个周期的高电平，即灯完全熄灭，第二个周期内保持9/10个周期高电平，1/10个周期的低电平，即灯点亮了一丢丢，第三个周期内保持8/10个周期高电平，2/10个周期的低电平，依次类推，第11个周期内保持低电平，即灯完全被点亮，完全点亮到完全熄灭是前面过程的逆过程。

输入信号有时钟和复位信号，一路输出信号连接到板载的LED灯。这里将完全熄灭到完全点亮设置时间为1s，将1s分为1000份，每一份定义了一个周期T，再将一个周期T分成1000份。所以这里定义中间变量cnt_1s,cnt_1ms,cnt_1us。中间变量cnt_1us的初值为0，最大值为1/50M=20ns,所以1us/20ns=50，从0开始计数，所以最大值为49，计数到最大值清零，开始下一个周期计数。中间变量cnt_1ms的初值为0,当cnt_1us为最大值时，cnt_1ms自加1，cnt_1ms最大值为999，计数到最大值清零，开始下一个周期计数。中间变量cnt_1s的初值为0,当cnt_1ms为最大值时，cnt_1ms自加1，cnt_1s最大值为999，计数到最大值清零，开始下一个周期计数。输出信号初值为高电平，灯熄灭，当cnt_1ms计数器计数值小于等于cnt_1s计数器计数值时，让输出保持低电平，其他时刻为高电平。另外需要再添加一个中间变量cnt_en来区分呼吸灯的呼吸效果的两个过程，当cnt_en为低电平表示由完全熄灭到完全点亮，当cnt_en为高电平表示由完全点亮到完全熄灭

如图所示：

关键代码如下：

always@(posedge  sys_clk or negedge sys_rst_n)
      if (sys_rst_n ==1'b0)
        cnt_1us  <= 6'd0;
      else  if (cnt_1us ==CNT_1US_MAX)
        cnt_1us  <= 6'd0;
      else 
        cnt_1us <= cnt_1us +6'd1;

always@(posedge  sys_clk or negedge sys_rst_n)
      if (sys_rst_n ==1'b0)
        cnt_1ms <= 10'd0;
      else if ((cnt_1ms ==CNT_1MS_MAX)&&(cnt_1us==CNT_1US_MAX))
        cnt_1ms <= 10'd0;
      else if (cnt_1us == CNT_1US_MAX)
        cnt_1ms <= cnt_1ms +10'd1;
      else
        cnt_1ms <= cnt_1ms;

always@(posedge  sys_clk or negedge sys_rst_n)
      if (sys_rst_n ==1'b0)
        cnt_1s <= 10'd0;
      else if ((cnt_1ms ==CNT_1MS_MAX)&&(cnt_1us==CNT_1US_MAX)&&(cnt_1s == CNT_1S_MAX))
        cnt_1s <= 10'd0;
      else if ((cnt_1us == CNT_1US_MAX)&&(cnt_1ms ==CNT_1MS_MAX))
        cnt_1s <= cnt_1s +10'd1;
      else
        cnt_1ms <= cnt_1ms;
always@(posedge  sys_clk or negedge sys_rst_n)
      if (sys_rst_n ==1'b0)
       cnt_en <=1'b0;
      else if ((cnt_1ms ==CNT_1MS_MAX)&&(cnt_1us==CNT_1US_MAX)&&(cnt_1s == CNT_1S_MAX))
       cnt_en <= ~cnt_en;
      else 
       cnt_en <= cnt_en;

 always@(posedge  sys_clk or negedge sys_rst_n)
      if (sys_rst_n ==1'b0)
         led <=1'b1;
      else if(((cnt_en == 1'b0)&&(cnt_1ms <= cnt_1s)) || ((cnt_en ==1'b1)&&(cnt_1ms>cnt_1s)))         
         led <=1'b0;
      else
         led <=1'b1;

编写仿真代码进行验证：

由仿真波形图可以看到，当cnt_en为低电平时，led输出低电平占比逐渐增大，即led灯亮度逐渐增强，当cnt_en为高电平时，led信号输出高电平占比逐渐增大，led灯亮度逐渐减弱，从而实现了呼吸灯一呼一吸的效果。

liuyuebuyu
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专栏目录
呼吸灯的Verilog实现
04-19
呼吸灯的Verilog实现，基于Vivado平台，同时也可以用Modelsim进行联合仿真同时也可以在source文件夹下查看源码，在别的平台上实现呼吸灯。
Verilog【parameter的使用】——不同频率的led
m0_46889356的博客
05-25 579
此前描述了一个控制8位led交替闪烁的程序。因此，提出改变时间来达到不同频率的目的。最简单的方法是改变每一个led的时间参数。但这样做非常麻烦而且易错。因此提出一个parameter的参数（类似于c里的define，但在此处可以随意修改变量）。代码如下： testbench `timescale 1ns / 1ps module t_tb(); reg clk; reg rest; wire [2:0]led; led_run8 led_run8( .clk(clk)
Verilog实现呼吸灯效果
cabinGGG的博客
05-10 4572
呼吸灯的效果采用PWM调波的形式，即快速的改变每个周期的占空比（一个周期内高电平时间占一个周期时间的比值）来实现点亮到熄灭的效果。示意如下图 而关于整个波形图，用50MHz的晶振，从0开始计数到49则为1us。 而1ms是1us的1000倍，以1us为基准，从0开始计数到999则为1ms。 同理，以1ms为基准，从0开始计数到999则为1s。 cnt_en为使能信号，当其为0的时候，实现【完全熄灭】——【完全点亮】过程 当cen_en为1的时候，实现【完全点亮】——【完全熄灭】过程 下图实现
【手撕代码】—Verilog实现呼吸灯
weixin_44162637的博客
06-01 1735
​ 小张最近痴迷于刷题，恰好看到了这个呼吸灯手撕题，让我回想起本科学EDA的课堂作业，今天趁机来复习一下​ 实现1s内呼吸灯从暗到亮，下一秒1s呼吸灯从亮到暗，并不断循环此过程。​ 不整废话，直接干货。**呼吸灯的本质是PWM占空比的改变导致led灯两端的电压的不断改变。**从暗到亮的过程是占空比从0%到100%的过程。从亮到暗即对应从100%到0%。​ 那么不懂的小伙伴可能会问，什么是PWM？PWM是脉宽调制技术（Pulse-width modulation）。通常情况下，你看到的灯是处于全亮或全灭
verilog实现呼吸灯功能—代码
04-25
用Verilog语言实现呼吸灯的功能，呼吸频率可调，分享出来一起学习。
Verilog——呼吸灯
zjghzz的博客
12-23 860
1、代码 module led_breath ( input wire clk, input wire rst, output reg [3:0] led ); reg [5:0] cntus; reg [9:0] cntms; reg [9:0] cnts; reg flag; //48M//48次计数需要1微秒 always@(posedge clk or negedge rst) if(rst==0) cntus<=0; else if(cntus==48-1) cntus&
呼吸灯——verilog
07-01
基于verilog语言写的呼吸灯程序，呼吸灯，就是想人们呼吸频率的一种led灯亮灭的一种表现形式。过程是慢慢变亮，然后变亮以后又慢慢变灭的一种过程。者其实是一个很简单的一个小项目。
FPGA流水呼吸灯verilog HDL设计
08-03
该程序是基于FPGA verilog HDL设计的一个流水呼吸灯的设计（4个LED实现流水和呼吸的效果），适合初学者学习，博客： https://blog.csdn.net/qq_40261818/article/details/81360202
verillog呼吸灯设计
07-26
呼吸灯，Verilog语言，自己写的，可以直接调用到自己模块里面，和还有有一些其他基础模块以后上传。
FPGA学习笔记：verilog基础代码与modelsim仿真(四)——呼吸灯
qq_52899124的博客
12-20 979
呼吸原理、波形、代码实现
一个用FPGA控制的呼吸灯源码，Verilog HDL编写
12-25
一个用FPGA控制的呼吸灯源码，Verilog HDL编写
Verilog编写呼吸灯，利用PWM波实现功能，轻松掌握PWM波使用方法，有仿真程序
06-26
Verilog编写呼吸灯，利用PWM波实现功能，轻松掌握PWM波使用方法，有仿真程序，每条关键语句都带有注解，方便新手学习，读完整个程序，可以立马编写PWM波工程，可用在电源制作上面
FPGA(三)：使用Verilog实现呼吸灯
cce的博客
01-21 3863
工程教育中级课上老师把这道题作为延伸拓展题，在讲解了大致思路后我对呼吸灯也有了一定的了解，最开始尝试自己编写了一部分，但是并没有完全实现，后来想想还是自己对于概念上理解不够透彻，后面在网上参考别人优秀的代码和说明后渐渐明白了其中的机制，以下是自己写的呼吸灯代码以及一些思路过程。 实现流程 1、 呼吸灯分为两个部分，一个部分是 由亮变暗， 一个部分是 由暗变亮。 2、 当由亮变暗，也就是： 首先，占...
verilog实现pwm呼吸灯
qq_52548731的博客
07-15 1022
verilog实现pwm呼吸灯
Verilog FPGA PWM 呼吸灯
qq_43133278的博客
06-08 1036
 提示：文章写完后，目录可以自动生成，如何生成可参考右边的帮助文档 文章目录前言一、Version 1二、Version 2总结 前言  本周在GW1NR开发板上调试的功能  按键控制的呼吸灯 基本参数：呼吸周期2s，1s逐渐变亮，1s逐渐变暗。 开发板CLK 频率50MHz、周期20ns。 一、Version 1  Version 1 将1s分为1000个PWM周期，再将每个PWM周期分为1000份（即PWM的精度为其周期的千分之一） 即half_T = 1s ，T_PWM=1ms，T_
Verilog 呼吸灯（野火）
weixin_46342368的博客
07-12 686
Verilog呼吸灯
Verilog之呼吸灯
gw123456780的博客
04-19 492
呼吸灯 我今天分享一个呼吸灯的代码，挺有意思的！ 呼吸灯字意就像人的呼吸一样的变化的灯，什么变化呢？指的是灯的暗慢慢变亮，再由亮慢慢变暗重复变化。 生活中常见的呼吸灯也就是手机上来消息时那个灯一闪一闪的变化。 我是怎么设计的这个呼吸灯的呢？ 其中涉及到了脉宽调制的手段，利用占空比的变化来改变灯的暗慢慢到亮的状态！具体请见如下代码： 大家测试的时候需要用到FPGA的开发板，利用Altera或者Xilinx的开发环境将程序下载到FPGA芯片即可！ 程序哪有疑问可以找我哦，我会帮你解答的哦。 m
PWM呼吸灯verilog实现
spx1164376416的博客
05-23 2280
PWM脉冲调制 PWM——脉宽调制信号（Pulse Width Modulation），它利用微处理器的数字输出来实现，是对模拟电路控制的一种非常有效的技术，广泛应用于测量、通信、功率控制与变化等许多领域。 呼吸灯：采用pwm的方式，在固定的频率下，采用占空比的方式来实现LED亮度的变化。占空比为0，LED灯不亮，占空比为100%，则LED灯最亮。所以将占空比从0到100%，再从100%到0不断变化，就可以实现LED灯实现特效呼吸。 注意这里有几个频率： 1.呼吸周期：即在这个呼吸周期中实现变亮与变暗，比如
breath_led——呼吸灯verilog程序
qq_40942280的博客
08-03 782
呼吸灯是利用人的视觉图像滞留效应，控制led灯的通过电流以控制led灯的亮灭程度，从而实现呼吸灯的效果。归根结底，需要控制led灯两端电压，实现占空比（高电平时长）如同呼吸一样的消长。 附上Verilog程序： module breath_led( input sys_clk, input rst_n, output reg led ); reg flag; //控制呼or吸 reg [13:0] cnt; reg [13:0] bre
matlab与fpga数字信号处理系列(6)—— verilog 实现并行 fir 滤波器
最新发布
11-11
MATLAB与FPGA数字信号处理系列(6)——verilog实现并行FIR滤波器。在数字信号处理中，FIR滤波器是一种常用的滤波器类型，它可以通过对信号进行加权求和的方式来实现滤波操作。Verilog是一种硬件描述语言，可以用于FPGA的设计与实现。在这个系列中，我们将介绍如何使用Verilog语言在FPGA上实现并行FIR滤波器。 在Verilog中实现并行FIR滤波器的关键是将滤波操作并行化，以提高滤波器的运算速度。首先，我们需要将滤波器的系数转化为二进制形式，并存储在FPGA的寄存器中。然后，我们可以使用Verilog语言编写并行的加法器和乘法器模块，来对输入信号和滤波器系数进行并行运算。最后，将并行运算的结果进行累加，即可得到滤波器的输出信号。 在MATLAB中，我们可以通过FIR滤波器的设计工具箱来设计滤波器的系数，并将其导出为二进制文件。然后，我们可以使用Verilog语言编写FIR滤波器的硬件描述，包括并行加法器、乘法器和寄存器操作等。最后，我们可以使用FPGA开发工具将Verilog代码综合为FPGA可执行的比特流文件，用于加载到FPGA中进行并行FIR滤波器的实现。 通过这个方式，我们可以在FPGA上实现高性能的并行FIR滤波器，以满足对于实时性能要求较高的数字信号处理应用。这种并行实现方式能够充分利用FPGA的并行计算能力，提高FIR滤波器的运算速度，同时也为数字信号处理系统的设计与实现提供了一种有效的方法。

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