H616布线--知识贮备DDR3

走线之前一定要有一个规划！！！！

DDR的引脚定义：
下图是一般的DDR引脚定义，可以将DDR的引脚划分为3类，第一类为电源线，VDDQ、VSSQ、VDD、VSS、VREF都是电源线；第二类为数据线，由高低8位数据线为一组，D0-D7+LDM+数据差分对以及D8-D15+UDM+数据差分对组成，一般11条线为一组数据线；第三类为地址线，除去数据线和电源线，余下部分都统一划分为地址线，有一对时钟差分。

K4B4G1646E-BCMA 是一种 DDR3 SDRAM 芯片，其引脚具有多种功能。以下是这些引脚的分类及其主要功能：

确定拓补结构（仅在多片DDR芯片时有用）

首先要确定DDR的拓补结构，一句话，DDR1/2采用星形结构，DDR3采用菊花链结构。

走完DDR的所有线之后再绕等长线：

保证所有走线有完整的参考面，地平面或这电源平面都可以，对于交变信号，地与电源平面是等电位的尽量避免过孔将参考面打破，不过这在实际中很难做到
走完地址线和数据后，务必将DDR芯片的电源脚，接地脚，去耦电容的电源脚，接地脚全部走完，否则在后面绕等长时会很麻烦的
对于数据线，DDR1/2与DDR3的规则是一致的：每个BYTE与各自的DQS，DQM等长，即DQ0:7与DQS0，DQM。等长，DQ8:15与DQS1，DQM1等长，以此类推。

下图中的红色大框是一组，需要绕等长；绿色大框是一组，需要绕等长：

注意两个小框SDQS0P和SDQ0N是差分线，共计两组差分线：

绕等长：

完成等长规则的设定后，最后一步也是工作量最大的一步：绕等长。

在这一步，我认为只有一点规则需要注意：尽量采用3倍线宽，45度角绕等长。

CK时钟差分信号：

K4B4G1646E-BCMA是一款DDR3内存模块。在DDR3内存模块中，SCKP和SCKN是差分时钟信号线，分别代表时钟正信号（SCKP）和时钟负信号（SCKN）。在这两条信号线之间接一个100欧姆电阻的原因主要有以下几点：

1. 阻抗匹配： 100欧姆电阻用于阻抗匹配。差分信号线的特性阻抗通常为100欧姆，添加一个100欧姆的终端电阻可以有效地匹配差分对的特性阻抗，减少信号反射，确保信号的完整性。

2. 减少反射和噪声： 差分信号线之间的终端电阻可以帮助吸收反射信号，从而减少信号的反射和噪声。这样可以提高信号传输的质量，确保数据传输的准确性。

可以看出，两片DDR的地址位选择和杂信号都是联通的，走的一条线：

两片DDR唯一不在一起连线的地方是两大组的数据线：

DDR3的设计有着严格等长要求，归结起来分为两类（以64位的DDR3为例）： 数据 （DQ,DQS,DQM）：组内等长，误差控制在20MIL以内，组间不需要考虑等长；地址、控制、时钟信号：地址、控制信号以时钟作参考，误差控制在100MIL以内，Address、Control与CLK归为一组，因为Address、Control是以CLK的下降沿触发的由DDR控制器输出，DDR颗粒由CLK的上升沿锁存Address、Control总线上的状态，所以需要严格控制CLK与Address/Command、Control之间的时序关系，确保DDR颗粒能够获得足够的建立和保持时间。

4.蛇形绕线时单线按3W，差分按5W绕线（W为线宽）。且保证各BUS信号组内间距按3H， 不同组组间间距为5H （H为到主参考平面间距），DQS和CLK 距离其他信号间距做到5H以上

综上所述，我们常规DDR3的走线设计总结如下表：

• 所有DDR3信号线应保持50欧姆的特性阻抗。

• 差分时钟线应保持100欧姆的差分阻抗。

因为是BGA封装，表层很难直接走线，同时高八位数据与低八位数据两两互相交叉，理论上布局一下是可以一层走完数据线的，但是既然地址线必须要用到至少两个走线层，也没必要在手头宽裕的情况下吝啬走线，高低八位各一个走线层搞定，同时还要注意的是，一般T点中心结构走的是内层，所以尽量不要让内层数据线与内层地址线在DDR内部走线时有冲突

任何非DDR部分的信号不得以DDR电源为参考

等长规则
数据线以DQS为基准等长，地址线、控制线、时钟线以时钟线为基准等长，若软件中没有以时钟线为基准的，要手动将其选为基准线。
数据线最大长度尽量不超过2500mil，组内长度误差范围控制在+/- 25ml，DQS与时钟线长度误差控制在+/-250mil，单片DDR的最大误差不超过1000mil:
地址线误差范围控制在+/-100mil:DQS、时钟差分对内误差范围控制在+/-5mil，设计阻抗时，使对内间距不超过2倍线宽。信号实际长度应当包括零件管脚的长度，尽量取得零件管脚长度，并导入软件中。
 

DDR3等长规则：

DDR3内存走线等长的要求是为了确保信号的同步性，减少由于信号延迟引起的时序问题。在设计DDR3内存电路板时，主要关注的是数据线、地址线、控制线以及时钟线的走线等长要求。以下是一些具体的设计指南：

1. 数据线 (Data Lines) 等长：

   • 数据线需要等长，通常容差在±10 mils（约0.254毫米）以内。
   • 数据线之间的差异应控制在20 mils（约0.508毫米）以内。

2. 地址线和控制线 (Address and Control Lines) 等长：

   • 地址线和控制线也需要等长，通常容差在±20 mils（约0.508毫米）以内。
   • 地址线和控制线之间的差异应控制在40 mils（约1.016毫米）以内。

3. 时钟线 (Clock Lines) 等长：

   • 时钟线对（差分信号）之间的差异应尽量小，一般容差在±5 mils（约0.127毫米）以内。
   • 时钟线到数据线的延迟匹配非常重要，通常要求时钟线比数据线长0到50 mils（约1.27毫米）。

4. 阻抗控制：

   • 所有DDR3信号线应保持50欧姆的特性阻抗。
   • 差分时钟线应保持100欧姆的差分阻抗。

5. 避免交叉干扰：

   • 信号线之间应保持一定的间距，以减少串扰。
   • 尽量避免信号线的急转弯和过多的过孔（vias），以减少信号反射和干扰。

6. 地平面完整性：

   • 确保走线下方有完整的地平面，以提供良好的信号回流路径。
   • 避免走线经过地平面切割区域。

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DDR3 SDRAM 走线的要求相对严格，以确保信号完整性和可靠性。以下是一些关键的走线要求和注意事项：

1. 差分对信号（Differential Pair Signals）：

   • 匹配长度（Length Matching）： 差分对（如时钟信号）的正负线长度必须匹配，通常要求在+/- 10 mils（0.254 mm）以内。
   • 阻抗控制（Impedance Control）： 差分对的阻抗一般控制在100欧姆左右。
   • 走线间距（Spacing）： 差分对的两根线之间的间距应保持一致，以避免信号干扰。

2. 数据和地址信号（Data and Address Signals）：

   • 等长走线（Length Matching）： 数据线（DQ）、数据掩码（DM）、数据选通（DQS）等信号的长度必须匹配，通常要求在+/- 10 mils（0.254 mm）以内。
   • 串扰控制（Crosstalk Control）： 走线间距应足够大，避免串扰，通常数据线和地址线的间距应大于3H（H为走线的高度）。

3. 走线布局（Layout）：

   • 层叠结构（Layer Stackup）： 建议使用多层板，信号层和地层之间交替，信号层之间有接地层隔离。
   • 回流路径（Return Path）： 确保所有信号都有良好的回流路径，避免地弹跳（Ground Bounce）和噪声干扰。

4. 电源和地平面（Power and Ground Planes）：

   • 去耦电容（Decoupling Capacitors）： 在电源和地之间放置适当的去耦电容，以滤除高频噪声。
   • 电源完整性（Power Integrity）： 使用多层电源和地平面，减少电源噪声。

5. 终端电阻（Termination Resistors）：

   • 匹配终端（Termination Matching）： 使用合适的终端电阻来匹配信号线的阻抗，减少反射和信号失真。

DDR3 SDRAM 的走线可以分为几个主要部分，每个部分都有其特定的要求和设计注意事项。以下是主要的走线部分：

1. 时钟信号（Clock Signals）：

   • CK 和 CK#： DDR3 SDRAM 的时钟信号通常是差分信号，需要确保其长度匹配，并且差分对阻抗控制在100欧姆左右。
   • 匹配长度： CK 和 CK# 的长度必须严格匹配，通常在+/- 10 mils（0.254 mm）以内。

2. 命令和地址信号（Command and Address Signals）：

   • 命令信号： 包括 RAS、CAS、WE 等。
   • 地址信号： 包括 A0-A15、BA0-BA2 等。
   • 长度匹配： 所有命令和地址信号的长度应保持一致，通常在+/- 25 mils（0.635 mm）以内，以确保同步性。

3. 控制信号（Control Signals）：

   • CS、ODT、CKE： 芯片选择、终端电阻开关和时钟使能信号。
   • 长度匹配： 这些信号也需要进行长度匹配，通常在+/- 10 mils（0.254 mm）以内。

4. 数据总线（Data Bus）：

   • DQ（数据线）： 包括 DQ0-DQ63（64-bit 总线）或 DQ0-DQ31（32-bit 总线）。
   • DQS（数据选通）： 包括 DQS 和 DQS#（差分信号），用于数据捕获。
   • DM（数据掩码）： 数据掩码信号，用于屏蔽无效数据。
   • 长度匹配： 数据线和数据选通信号需要严格匹配，通常在+/- 10 mils（0.254 mm）以内，以确保数据传输的准确性。

5. 电源和接地（Power and Ground）：

   • VDD 和 VSS： 电源和地平面。
   • 去耦电容： 在电源和地之间放置适当的去耦电容，以滤除高频噪声。
   • 电源完整性： 使用多层电源和地平面，减少电源噪声。

6. 终端电阻（Termination Resistors）：

   • 匹配终端： 使用合适的终端电阻来匹配信号线的阻抗，减少反射和信号失真。

菊花链：CPU到右边第一片DDR，右边的第一片DDR走线到左边第二片DDR: