Quartus II bilibili 入门 EDA实用技术教程（一）---verilog语言编程基础

视频（4）：https://www.bilibili.com/video/av45470312/?p=4

本教程用书：

提醒大家，我们群里发的版本是quartus13.1，能支持的芯片从cyclone3系列起。
如果大家想要做关于1或者2的芯片，你们可能要安装更早的版本，比如9.0

ps：还好我的是cyclone3

1

延迟6个时间单元

5 关键字

module
endmodule
input 
output 
assign

区分大小写

6 标识符

区分大小写

不能用数字或者中文

不能与关键字冲突

7 注释符号

//

8 格式规范

9文件取名&存盘

后缀  .v

 

2

 

 

 

 

3 

 

 

1. reg 寄存器型变量

2. input,output
一般是网线型变量

3 always@ 过程语句 信号产生变化的时候能够迅速识别

4. or连接敏感信号

5. begin end 块语句 仅限制与在 always引导的过程语句中使用

6. 2‘b 二进制信号

7. case 语句一般在always语句中使用

: 表示于是，或 then 

4 

{s1,s0}  00 01 10 11

2'b00

不同进制（不区分大小写）

2b  
8o
16h
10d