Quartus II 软件使用（一）---初步使用

PS:下划线部分表示多种选择

 

1 创建

1 创建项目文件夹
菜单file-new project wizard

2 路径，工程名填写h_adder，工程名自动生成

 

PS:  or如果想打开以前的可以

 

记得要选 all files 才能看到

3
if 点filename添加以设计好的verilog HDL 
else 点next

如果想用已经设计好的 Verilog HDL文件加入工程中 选择添加，打开
否则 next

 

4 选择器件family:
cyclone3 EP3C25F324C6N
next

5 
design entry 综合工具
simulation 仿真工具
timing analysis 时序分析工具
选择默认none，直接next (使用quartus2自带)

6 finish

2 创建图形设计文件

1 菜单file-new-
if 图形文件block diagram/schematic file
else 硬件描述语言设计文件 VHDL file 或者 verrillog HDL file
选择图形

2 菜单file-save as 以 h_adder保存
双击编辑区 或者 edit - insert symbol打开原理图输入界面

3 Libararies(一堆小图标)  -  prinitives-logic  - 与门and2 -点击ok

同理：异或xor，
prinitives-pin---input和output

4 连线工具(一堆小图标中的一个折线) 连接

5 改名如图

6 save保存

 

3 工程编译

菜单processing- start compile

如果设计正确，会出现完全通过各种编译的信息。full compiling was successful

PS:不知为何总是编译不通过

1 发现问题
报错如下：

Warning: FLEXlm software error: Invalid (inconsistent) license key  
The license-key and data for the feature do not match.  
This usually happens when a license file has been altered Feature:      
quartus License path:  
F:\nk_IDE\Quartus_II_9.0\Az_Quartus II 9.0 blog\QuartusII_exe_9 -    0\license.DAT
FLEXlm error:  -8,523 For further information, refer to the FLEXlm End User Manual, available at "www.macrovision.com".

警告:FLEXlm软件错误:无效的(不一致的)许可证密钥，该特性的许可证密钥和数据不匹配。
这通常发生在许可证文件被更改时:（于是我去看lisence.dat文件,发现里面写了不能有空格，可以用_代替）
quartus license path:
F:\nk_IDE\Quartus_II_9.0\Az_Quartus II 9.0 blog\QuartusII_exe_9 - 0\license. dat
FLEXlm错误:-8,523。

lisence.dat文件:

2 解决问题过程：
（我怀疑问题出在上述路径有空格）
问题路径：

更新后的路径：
空根被下划线代替

果然，问题解决运行结果如下：

4 工程的仿真验证

1 打开波形编辑器窗口
菜单file - new - vector waveform file 打开波形编辑器窗口

2 找到结点，添加节点

view -
utility windows -
node finder 
或者直接双击name 下面的空白

打开信号节点查找对话框，
点击node finder,

filter后面下拉选 pins:all ，
单击list
全部波形选中，
复制到波形编辑器窗口name下面
Ok

PS: 出现问题i,明明是a，为什么在这里是s

解决办法：
双击s，改为a

3 根据仿真时间要求设定仿真时间长度
先选中此窗口


Edit - End Time - 1us - 关闭

波形编辑窗口中输入信号 a b的波形，PS: 这个如何画？(已解决)

设置0就是第一个是低电平(需要点一下a)

先设置b:
设置1就是第一个是高电平

变化一次的周期如下调整

后设置a:

PS:非常重要(需要保存)：仿真波形文件以h_adder命名 保存

4 开始仿真

processing - start simulatio
或者如下 

5 结果

概览：有延迟

与

异或

四个窗口：

1图形设计文件，
2工程编译，
3波形编辑器窗口（仿真），
4仿真结果

5 定时分析

为了得到准确延迟，
启动  定时时序分析工具
1 菜单processing - classic timing analysis tool

2 点击start 开始分析设计人员当前项目，计算每对连接节点的 源节点 与 目标节点 之间的 最大和最小传播延迟 

需要先关闭????
否则会报错
"the feature is not available when Timequest is set as the timing analysing"
“当timequest被设置为时间分析时，特征不可用”

看下这个博客是否有用：https://blog.csdn.net/moon9999/article/details/73610455

3 查看Report以及相关项目，得到电路建立和保持时间的分析

6 管脚分配

方针正确之后，管脚分配
1 assignment - pins
2 输入输出管脚锁定  PS:写的是我参考的书上的，但是他的器件是旋风2，我的是旋风3

将设计中的输入输出信号与实验板上的器件管脚一一对应（红色手写是书上的内容）
管脚锁定完了，保存，编译  PS:在哪里？？？

PS:需要研究下，下图引脚功能？？？啥意思

 

7 工程的下载验证

上述编译成功之后。
1 检查实验板接线，开电源

2 tools - programmer

3 左上角hardware setup -
currently selected hardware -
选择USB -
blaster -
close关闭此界面

4 现在回到programmer界面，
add file -
在所见文件夹中找到h_adders.sof 文件，
选中program/configure - 
单击start, 芯片配置完成