VL37 时钟分频(偶数) 比较简单的问题,但是中途有挺多小错误的!!!!! 代码 `timescale 1ns/1ns module even_div ( input wire rst , input wire clk_in, output wire clk_out2, output wire clk_out4, output wire clk_out8 ); //*************code***********// reg [2: