zobovision随谈H.265编码FPGA&ASIC实现（二）

    谈谈1080P@60 H.265实时编码器的架构设计。
    
    首要考虑1080P@60的实时编码能力，
    即设计的编码器需要具备不小于每秒60帧的编码能力，
    不允许丢帧的前提下，每帧编码时间不能大于16.6ms，
    按照编码主频可以推算出每帧的时钟周期数cycle，或反推，
    一般情况下，可以先根据FPGA/ASIC器件平台的fmax确定主频，
    此处的fmax并非器件理论上的最高主频，
    而是设计RTL代码在器件上能运行的fmax，
    不同设计风格或者不同开发者开发代码，fmax可能会有差别。
    
    对于FPGA而言，如xilinx kintex7系列，
    类似视频编码这种较大型工程，一般fmax可不低于200M，
    速度更快的FPGA器件一般可达300M以上，
    ASIC器件则根据工艺不同，差异较大，
    同样工艺条件下比FPGA要高不少。
    
    如zobovision开发的H.265 1080P@60实时编码器，
    可在xilinx k7325t或ku3p这样的FPGA器件上运行，
    fmax在ku3p器件的fmax约300M，
    实时运行1080P60所需的主频为265M左右。
    
    以主频250M为例，
    每帧平均分配的时钟周期数为4166666，
    按64x64的CTU基本编码单元，
    平均每个CTU分配8170cycle&#x