Verilog中定义存储器

最新推荐文章于 2024-08-16 21:32:14 发布

zpc0212

最新推荐文章于 2024-08-16 21:32:14 发布

阅读量1.4w

点赞数 7

分类专栏： FPGA 文章标签： Verilog

本文链接：https://blog.csdn.net/zpc0212/article/details/88392792

版权

FPGA 专栏收录该内容

15 篇文章 0 订阅

订阅专栏

reg [7:0] mem[0:255];

Verilog中含有用户自己定义存储区的语句，如上述语句，定义的意思为

reg [7:0] mem[0];
reg [7:0] mem[1];
reg [7:0] mem[2];
reg [7:0] mem[3];
        :
        :
        :
reg [7:0] mem[255];

定义了256个8位的寄存器型数据。

但是RAM和reg型式有不同的。FPGA里面的RAM分成Block RAM和Distributed RAM，Block RAM是嵌入的RAM块，例如M9K，M4K；Distributed RAM是分布式RAM，即用FPGA里的寄存器和查找表构成。也就是说RAM可以由reg构成，但是RAM不能直接当寄存器组用。比如你设一个reg[7:0] mem[0:255]，在一个时钟里你可以直接访问所有的数据，但是RAM里面你一次只能访问一个地址的数据。还有RAM一般数据宽度不能设置太大，很消耗资源。