用Verilog设计仿真一个ram

RAM（Random Access Memory）随机存储器，从功能上主要分为

• DRAM（Dynamic Random Access Memory，动态随机存储器）
• SRAM（Static Random Access Memory，静态随机存储器）

从Verilog语法定义的角度来看，定义一个存储器的语法格式为

reg [ 47 : 0 ] mem [ 0 : 255 ]；

上面这句代码的的含义即创建了一个数据位宽为48，地址深度为256的存储器，默认地址为0的是第一层，每个地址有一个48位宽的数据。存储器每次进行写操作时，需要写入的数据和写入的地址两个输入端口。读操作时只需要一个地址即可将该地址下的数据读出。

从ram的结构来看，ram主要分为三种，单端口RAM、伪双端口RAM（Simple Dual）和双端口RAM（True Dual），它们之间的区别是什么呢？先看看它们的接口。

可以看到他们的接口区别

 最简单的单端口ram，只有一个输入端口和一个输出端口，以及一个地址接口，代码也很简单。<