dff真值表释义verilog and systemverilog

最新推荐文章于 2023-12-08 09:19:25 发布

renzao_ai

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分类专栏： systemverilog 芯片 verilog-2001 文章标签： systemverilog

本文链接：https://blog.csdn.net/zt5169/article/details/126489000

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寄存器真值表时序电路时钟边沿信号处理

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寄存器真值表示例

primitive mydff (q, notifier, clk, d, unstable);
output q;
reg q;
input notifier, clk, d, unstable; //stable on 0 1, unstable on transition

table
//  n  clk  d un q  q+(next)
	*  ?     ? ? : ? : x;            // 当表示timing violation的notifier发生变化，结果一定是x
	? (x1) 0 0 : ? : 0;           // 时钟上升沿 锁存 
	? (x1) 1 0 : ? : 1;           // 时钟上升沿 锁存
	? (x1) 0 1 : 0 : 0;           // 时钟上升沿 锁存
	? (x1) 1 1 : 1 : 1;           // 时钟上升沿 锁存
	? (x1) ? x : ? : -;             //不变
	? (bx) 0 ? : 0 : -;             //无上升沿，不变
	? (bx) 1 ? : 1 : -;             //无上升沿，不变
	? (x0) b ? : ? : -;             //无上升沿，不变
	? (x0) ? x : ? : -;             //无上升沿，不变
	? (01) 0 ? : ? : 0;           // 时钟上升沿 锁存
	? (01) 1 ? : ? : 1;           // 时钟上升沿 锁存
	? (10) ? ? : ? : -;            //无上升沿，不变
	?  b   * ? : ? : -;              //无上升沿，不变
	?  ?   ? * : ? : -;              //不稳定，不变
endtable

endprimitive