fpga基础知识误点

-,verilog if条件中能用posedge作为判断条件吗?

不可以，因为一般你的always块是上升沿触发的，在一个上升沿中捕捉另一个上升沿，是不太现实的。。你可以给他来个缓存赋值，通过判断此刻的值和上一个时钟时的值是否不同，来实现判定某个变量变化的目的。。

可以做一个出来，a_last<=a; if(a&&~a_last)就是上升沿了

二，状态机，当把状态循环在本状态时 ，会导致前面的输入没有作用，出现警告

s1:
begin
theta<=prime_a+count;
state<=s1;
end

Warning: Design contains 3 input pin(s) that do not drive logic
Warning (15610): No output dependent on input pin "W"
Warning (15610): No output dependent on input pin "V"
Warning (15610): No output dependent on input pin "U"

三 modesim不支持原理图仿真，，需要转化成hdl语言，还有宏功能模块的库需要添加到modesim中。rom模块的mif文件，modesim也不支持二进制格式，无法进行仿真