M.2 PERST#信号上下拉问题 M.2 pcie rst信号,接到CPLD,由cpld进行控制,PERST#低有效,正常都是高3.3V/1.8V,系统复位时内部程序操作将其拉低。 这里预留下拉10k电阻到地的目的是什么呢?