quartus和modelsim联合仿真

ZikH�

已于 2022-06-05 14:58:32 修改

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分类专栏： quartus 文章标签： fpga开发

于 2022-06-05 14:51:36 首次发布

本文链接：https://blog.csdn.net/zylhxq/article/details/125131954

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Verilog VHDL-----四位全加器

四位全加器代码：

module adder4(cout,sum,ina,inb,cin);
    output[3:0] sum;
    output cout;
    input[3:0] ina,inb;
    input cin;
    
    assign {cout,sum}=ina+inb+cin;
endmodule

结果：
在这里插入图片描述
编写test代码：

/*
File Name    :    test_adder4.v
Description    :    The testbench of the adder_4.v
Written    By    :    LiMing
Data        :    2011/04/18 20:13


modefied    :    在仿真的时候，把延时从10ns改为5ns
            ：    cout显示为2位
*/

//test_adder4 (top-level module)
`timescale 1ns/1ns
module test_adder4;
    
    //Declare variables
    wire[3:0] sum;
    wire cout;
    reg[3:0] ina,inb;
    reg cin;
    
    //Instantiate the module adder4
    adder4 adder4_1(cout,sum,ina,inb,cin);
    
    //Stimulate the inputs, Finish the stimulation a