核间通信机制
master/slave(主/从拓扑结构)/data flow(数据流拓扑结构)
master/slave:主核(控制核)通过EDMA负责与外界DDR数据交换,通过中断与辅核通信,辅核只负责计算,之间无通信。
data flow:基于片上互联的结构,每个核均有单独处理单元和存储媒介,第一个核与FPGA或外部DDR相连,核间通信顺序产生;每个核既是控制核又是计算核
流程:identify a parallel task implement
Partitioning >> communication >> combining >> mapping
核间通信
data movement + notificatio(including synchronizaton)
data movement:
shared memory buffer(send/receive >> same memory)
dedicated memories(transfer between send/receive buffers)
transitioned memory buffer(ownership:from sender to receiver, no transfer contents)
上述方式的读写方法:CPU load/store and DMA transfer
Navigator:由QMSS(队列管理) 和PKTDMA组成,设备之间控制和实现数据包的高速传输
QMSS:32位descriptor >> QM,将包加入到特定地址的包队列中
PKTDMA:与普通DMA不同,目标地址和目标主体和空闲描述符队列牵引决定,将描述符加入到目标队列(传送和读取缓冲)。