国产紫光FPGA实现DDS信号发生器（ModelSim仿真）

最新推荐文章于 2024-04-12 21:13:20 发布
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分类专栏： DDS 文章标签： fpga verilog
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本文链接：https://blog.csdn.net/zzzpeach/article/details/118762938
版权

简介

本文主要根据利用紫光同创软件联合ModelSim对DDS信号发生器进行仿真。前序步骤（DDS实现过程）见 国产紫光FPGA实现DDS信号发生器_窃听龙吟的博客-CSDN博客 该博客。

一、创建仿真文件

1、如下图所示，在simulation处右键，选择Add Source

 2、弹出弹窗后，选择Add or create simulation sources，然后点击Next

 3、如下图所示，勾选下面两个选项然后点击Create File

在弹窗中给测试文件命名，然后点击OK

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悬舟
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专栏目录
国产紫光FPGA实现DDS信号发生器
zzzpeach的博客
07-16 1044
前言 随着信息技术的迅速发展，FPGA作为半定制电路具有可重复编程、计算能力强等优势，进入人们的视野，并在未来将发挥出越来越重要的作用。 作为电子专业的大三学生，我们小组在老师的带领下对现有国产FPGA展开调研，最终选择四家国产企业：高云半导体、紫光同创、上海安路、京微齐力作为主要研究对象。 利用上述四家企业的开发板及软件，基于在Xilinx-ZYNQ7020上实现的DDS信号发生器进行复现，本系列文章选择紫光同创，使用PGL22G-6MBG324开发板实现基于FPGA的DDS。 紫光同创官网：紫光
基于FPGA的DDS信号发生器设计
01-19
随着可编程逻辑器件(FPGA)的不断发展，直接频率合成(DDS)技术应用的愈加成熟，利用DDS原理在FP-GA平台上开发高性能的多种波形信号发生器与基于DDS芯片的信号发生器相比，成本更低，操作更加灵活，而且还能根据要求...
紫光同创 FPGA 开发跳坑指南（三）—— 联合 Modelsim 仿真
洋洋Young的博客
06-01 6860
Modelsim 是 EDA 设计仿真工具，由 Mentor Graphics子公司 Model Tech 出品，在 FPGA 开发中用于验证数字电路设计是否正确。
DDS信号发生器基于FPGA仿真，Verilog语言实现，可实现正弦波、方波、锯齿波、三角波及其线性组合的波形调节。
最新发布
bxFWZSAk的博客
04-12 775
其次，我们来讨论一下DDS信号发生器在FPGA仿真中的应用。在DDS信号发生器的仿真过程中，可以使用FPGA来实现相位累加器和频率控制器等功能模块，并通过适当的设计和配置，将其与其他模块进行连接和交互。在实际设计和应用中，可以利用FPGA仿真和Verilog语言进行模块的设计和验证，从而提高DDS信号发生器的可靠性和稳定性。在DDS信号发生器的设计和实现过程中，可以使用Verilog语言来描述和定义各个模块的功能和相互关系，并通过适当的逻辑门电路和时序控制来实现相位累加器、频率控制器等模块的功能。
基于国产FPGA的DDS实现（二）：基于紫光同创（Pangomicro）FPGA的DDS实现
EDA与数字系统设计
08-29 639
接上贴：今年（2021年）7月4日至24日，我指导电子信息工程专业18级的12位同学进行小学期的课程实践。其中，周同学、李同学、张同学完成了基于紫光同创（Pangomicro）FPGA的DDS实现。我鼓励他们将课程实践中的技术要点写成博文，共享给大家。如下： https://blog.csdn.net/zzzpeach/article/details/118788982?spm=1001.2014.3001.5501 ...
紫光同创PDS与Modelsim联合仿真
qq_40790274的博客
03-15 1132
step2：仿真波形界面自动打开。1、写好tb文件，添加进工程。
基于国产FPGA的DDS实现（一）：基于上海安路（Shanghai Anlogic Infotech）FPGA的DDS实现
EDA与数字系统设计
08-29 1009
序曲：今年（2021年）7月4日至24日，我指导电子信息工程专业18级的12位同学进行小学期的课程实践。多年以来，我一直想鼓励同学们基于国产的FPGA进行设计和实践，今年终于进行了大胆的尝试。 为了课程实践顺利进行，我和12位同学提前了近2个月进行准备。从5月17日（周一）早晨8:00第一次讨论会开始，我和12位同学每周都坚持查阅、学习国内FPGA的资料，每周开讨论会研讨学习进展。研讨会辗转于海空学院会议室、控制学院会议室、新图书馆研讨室…… 由于同学们课多且分散，同时我的其他...
基于国产FPGA的DDS信号源（一）
Mr.Wing的博客
12-05 4980
频率控制 许久没有更新CSDN，这两个月一直在弄信号源，使用的是上海安陆集团的fpga EG4S20FPGA，用了他的小核心板Lichee Tang。话不多说，讲下原理吧 我们使用的所谓的DDS，我觉得就是查表，我们用MATLAB生成一个MIF文件，然后控制FPGA来读表，在ROM中每一个位置都有对应的数据值，这些离散的数据值的包络也就是sin函数，说的简单一点就是说我将sin函数的值存在...
【紫光同创国产FPGA教程】【PGL50H第一章】LED 流水灯实验例程
MYMINIEYE的博客
07-05 667
当计数器计数到 25'd24_999_999 时，计数过程包含了从 0～26'd2499_9999 的时钟周期， 故而总时长时 25’d25_000_000 ×?单个状态计数 25_000_000，即 24_999_999 = 25’b1_0111_1101_0111_1000_0011_1111;在 module 之前添加文件头，文件头中包含信息有：公司，作者，时间，设计名，工程名， 模块名，目标器件，EDA 工具(版本)，模块描述，版本描述（修改描述）等信息；IO 输出状态只有两种：1 或 0；
【紫光同创国产FPGA教程】——PDS快速使用手册教程
MYMINIEYE的博客
07-18 7983
利用 Select Net 对话框，可以把 Debug Core 的工作时钟、 触发信号、数据信号与设计中的网线连接起来，方法是右侧选中 Debug Core 的信号，在左侧下方选中需要连接的网线，单击 Make Connections 按钮，即可以完成一条或者多条信号的连 接，所有信号都连接好之后，单击 OK 按钮。在配置位流文件后，便可将该文件下载到器件中。选中初始化链检测到的 FPGA 器件，然 后在该 FPGA 上单击鼠标右键，单击“Program”操作，软件开始将所配置的位流文件载入到 器件中。
基于FPGA的DDS信号发生器设计-论文
05-18
基于FPGA的DDS信号发生器设计
基于STM32与FPGA的DDS信号发生器电路设计资料-电路方案
04-22
DDS信号发生器采用直接数字频率合成(Direct Digital Synthesis，简称DDS)技术，把信号发生器的频率稳定度、准确度提高到与基准频率相同的水平，并且可以在很宽的频率范围内进行精细的频率调节。通常我们在设计的时候...
紫光FPGA DDR3 IP使用和注意事项（axi4协议）
xzs520xzs的博客
12-17 1319
使用的芯片型号时PG2L100H-6FBG676，不同的型号IP核接口和axi的握手协议也不一样（一定要注意），这点要注意，这也给我挖了一个很大的坑，一把心酸一把泪啊。下面代码就是握手的过程。3、读ddr时，ddr的位宽在配置ip时设置为32，axi总线的宽度为256，256 /32=8，所以读ddr时每读一个数据地址就要偏移8，否则从ddr3中读出来的数据是不对的。这段代码是用状态机的方式对ddr循环写地址，只有两个状态，状态1写入地址0x0000111，状态2写入地址0x0000311，对应上面图的。
用紫光的FPGA器件时，当进行联合仿真调试时，会出现下图问题：Failed to find ‘GRS_INST‘ in hierarchical name ‘/GRS_INST/GRSNET‘
weixin_63275810的博客
09-23 772
用紫光的FPGA器件时，当进行联合仿真调试时，会出现下图问题：解决该问题只需要在仿真的激励文件中加入一段代码即可，如下所示（可直接复制使用）：//GTP_GRSreg grs_n;);end。
DDS-正弦-Modelsim和MATLAB
proton_boke的博客
04-13 2806
研一——通信电路设计——实验二
紫光同创 FPGA 开发跳坑指南（四）—— DDR3 控制器 IP 的使用
洋洋Young的博客
07-01 5743
Logos HMEMC IP 提供了 3 组 AXI4 接口，3 组接口除了 wdata 和 rdata 位宽不同，其他端口功能与位宽一致。
ISE/Vivado调试过程中经常遇到的几种warning，以及解决办法，一些verilog使用技巧
热门推荐
weiyunguan8611的博客
09-02 8万+
由于最近已经也刚刚接手项目，遇到特别多的问题，所以把遇到的问题记录一下，自己学习的同时，把过程分享出来，希望对大家有一定的帮助，共同进步。下面就是ISE调试过程中经常遇到的几种warning，以及解决办法，自己整理成文档，以供参考： 1、Redeclaration of ansi port XX is not allowed “不允许重新声明ansi端口XX”。 出现的原因是在程序中声明了两......
基于FPGA的dds信号发生器
02-24
基于FPGA的DDS（Direct Digital Synthesis）信发生器是一种利用数字信号处理技术生成高精度、高稳定性的信号的设备。DDS信号发生器通过数字方式生成信号，可以实现频率、相位和幅度的精确控制，具有较低的相位噪声和频率稳定性。 FPGA作为硬件平台，提供了灵活性和可编程性，可以实现复杂的信号处理算法和实时控制。在基于FPGA的DDS信号发生器中，通常包含以下几个主要模块： 1. 相位累加器（Phase Accumulator）：用于累加相位增量，生成相位信息。 2. 数字控制振荡器（Digital Control Oscillator，DCO）：根据相位信息生成数字信号。 3. 数字到模拟转换器（Digital-to-Analog Converter，DAC）：将数字信号转换为模拟信号。 4. 滤波器：对DAC输出的模拟信号进行滤波，去除高频噪声。 5. 控制接口：提供外部控制接口，用于设置频率、相位和幅度等参数。 基于FPGA的DDS信号发生器具有以下优点： 1. 高精度和高稳定性：由于采用数字方式生成信号，可以实现非常精确的频率和相位控制，具有较低的相位噪声和频率稳定性。 2. 灵活性和可编程性：FPGA作为硬件平台，可以根据需求进行灵活的算法设计和功能扩展，适应不同的应用场景。 3. 实时性：基于FPGA的DDS信号发生器可以实时生成信号，响应速度快。 4. 可靠性：FPGA具有较高的可靠性和抗干扰能力，适用于各种工作环境。 相关问题: 1. 什么是DDS信号发生器？ 2. FPGA在DDS信号发生器中的作用是什么？ 3. 基于FPGA的DDS信号发生器有哪些优点？ 4. 如何控制基于FPGA的DDS信号发生器的频率和相位？

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