FPGA FIFO

最新推荐文章于 2025-05-14 15:23:06 发布
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一个最简单的FIFO如下图：
左图包括数据输入data[7:0]，输出q[7:0]，写请求wrreq，读请求rdreq，时钟clock，FIFO满标志位full，有的还有FIFO空标志位empty，其时序图如下：
 
 
 
需要注意的是写请求wrreq必须配合数据输入data，只有在有数据输入时才能把wrreq拉高，否则会在时钟clock的作用下吧无效的数据输入到FIFO。
当FIFO满时，full=1，此时一旦有一个数据被读出，FIFO里面数据就少了一个，full马上变为0。
   
当counter第一次计到FF时，因为计到1就是有1个计到FF就是255个，所以计到FF再返回0才是256个计数，然后当计到256个计数时data_out自加1后变为1，有了数据就马上把写请求wr_req置1，在CLK的作用下数据就会被写入到FIFO。

    上图是FIFO计满后的状态变化。

stm32f4
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1）实验平台：正点原子领航者ZYNQ开发板 2）平台购买地址：https://item.taobao.com/item.htm?&id=606160108761 3）全套实验源码+手册+视频下载地址：http://www.openedv.com/thread-301505-1-1.html 4）对正点原子FPGA感兴趣的同学可以加群讨论：994244016 5）关注正点原子公众号，获取最新资料更新 第十五章 IP核之FIFO实验 FIFO的英文全称是First In First Out，即先进先出
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