目的
1. 掌握VHDL语言的时序逻辑电路的设计方法;
2. 掌握计数器的设计方法。
内容
设计并实现一个带有异步复位、同步时钟使能的十进制计数器。要求根据计数器的设计原理编写出十进制计数器的VHDL语言程序,并利用开发工具软件对其进行编译和仿真,最后通过实验开发系统对其进行硬件验证。
原理
目的
1. 掌握VHDL语言的时序逻辑电路的设计方法;
2. 掌握计数器的设计方法。
内容
设计并实现一个带有异步复位、同步时钟使能的十进制计数器。要求根据计数器的设计原理编写出十进制计数器的VHDL语言程序,并利用开发工具软件对其进行编译和仿真,最后通过实验开发系统对其进行硬件验证。
原理