Verilog语法_6(altera PLL&&Ram&&Rom应用)

September 24, 2016
作者：dengshuai_super
出处：http://blog.csdn.net/dengshuai_super/article/details/52649265
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PLL(Phase Locked Loop)： 为锁相回路或锁相环，用来统一整合时脉讯号，使高频器件正常工作，如内存的存取资料等。PLL用于振荡器中的反馈技术。 许多电子设备要正常工作，通常需要外部的输入信号与内部的振荡信号同步。一般的晶振由于工艺与成本原因，做不到很高的频率，而在需要高频应用时，有相应的器件VCO，实现转成高频，但并不稳定，故利用锁相环路就可以实现稳定且高频的时脉冲讯号。
主要用于时钟的分频或者倍频。
实际中PLL能让时钟更稳定吗？答案是并不能提高很多，它主要是受参考源的影响。参考源的时钟稳定度高，那么经过PLL同样更稳定。如果时钟源不够稳定，再经过PLL也没什么用，有可能PLL还会失锁，还会带来一些其他的问题。

Quartus II 工具栏介绍：
1.File—>new:New Quartus II Project 创建工程；Design Files：常用的是Verilog HDL，VHDL File；
Memory Files(初始化RAM和Rom的文件):Hexadecimal File（16进制格式）；Memory Initialzation File(mif文件)
Verification /Debugging Files:常用的是SignalTap II Logic Analyzer File

2.Project—>Clean Project(有些时候Project里面产生很多文件，编译的时候会有一些 错误，当清除一下工程里边无效的文件的时候，有时候就编译过了)

3.Assignments—>Improt Assignments(加载一些管脚绑定的文件)

4.Processing—>Start Compilation(编译整个工程)

5.Tool—>Launch Dedign Space Explorer(在做完一个工程的时候，如果想达到某种目标的时序，可以通过这个软件去搜索时序)；TimeQuest Timing Anlyzer (时序分析的工具)；
Chip Planner(直接可以看到芯片内部的布线结果，可以看到大致的结构)；
Design Partion Planner(可以按块来约束我们的资源)
SignalTap II Logic Analyzer(逻辑分析仪)
Programmer（下载硬件流）
MegaWizard Plug-In Manager(IP Core初始化工具，用来创建IP核)
Tcl Scripts（运行一些官方给的例子的时候，它有一些tcl脚本文件）

1. new—>Verilog HDL—>Design\ex_ipcore.v

2. Tool—>MegaWizard Plug-In Manager—>Verilog HDL—>quartus_prj\ipcore_dir\pll1

(之所以命名为ipcore_dir是为了和ISE统一，移植的时候方便)
选择左侧的ip核时，发现PLL部分都是灰色的（一个是因为没有License权限；另一个是当前器件不支持这个库，Cyclone IV E换成Cyclone V就有可以用的了（此处不换））。
最开始的时候PLL是定义在了I/O这个模块里面，因为实际上PLL也是需要有参考时钟的，参考时钟属于输入，所以它就被定义放到I/O里边，名字叫ALTPLL。
（Altera的PLL是模拟的锁相环跟xilinx里面的DCM(数字时钟管理模块)是有差别的，
模拟锁相环优点：它输出的稳定度高相位连续可调，延时连续可调;Xilinx的FPGA中集成的专用时钟资源与数字延迟锁相环(DLL),输出时钟要么是90度要么是270度。比如160度它是出不来的。在Altera 的PLL里是可以的。
模拟锁相环缺点：在温度或者实际工作环境中受到影响的时候，比如温度过高或电磁辐射过强的时候很容易让我们模拟锁相环失锁）**

ALLPLL设置：

Parameter Setting：

速度等级：7（altera