6-1 Verilog Mealy状态机之序列检测器

最新推荐文章于 2024-07-30 21:15:07 发布
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分类专栏： Verilog成长记 文章标签： fpga 设计 Verilog Verilog入门
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本文介绍如何使用Verilog在FPGA上设计一个Mealy状态机实现序列检测器，当检测到预设的二进制脉冲序列时，输出1，否则输出0。文中提到，由于序列检测器的输出依赖于输入和当前状态，因此在设计时需考虑输入和状态的组合。此外，由于目标序列包含子序列"10"，设计中利用这一特点进行序列检测。
摘要由CSDN通过智能技术生成

使用工具：Xilinx ISE 14.7

序列检测器用于检测一组或多组由二进制码组成的脉冲序列信号，当序列检测器连续收到一组串行二进制码后，如果这组码与检测器中的预设值相同则输出1，否则输出0

问题描述：


状态转换图：


在这里需要注意的是，Mealy状态机和Moore状态机不同，他的输出是由输入与当前状态共同决定的因此有：


实现代码如下：

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数字IC笔面基础，序列检测器——考得还是状态机（简介及verilog示例）
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序列检测器也算是数字IC笔面中常考的一个知识点了，这里包含有移位寄存器解法和状态机解法，还有重复序列检测和不重复序列检测。但是，现在的好多笔试都要求采用状态机的解法来实现。为什么？你以为他考的是序列检测，结果考得还是状态机。为啥？因为状态机重要啊，不是所有设计都需要序列检测，但所有设计都肯定需要状态机。只要和状态机扯上关系，那能聊的就多了去了，状态机分米利和摩尔，也分一段、两段、三段式、阻塞和非阻塞区别等等。分分钟就能了解到你的基本功是不是扎实的，如果只是看序列检测，那你可太年轻了，还是得多看看状态机。
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