用ISE14.7引用功能强大的UltraEdit编写Verilog

对于FPGA初学者来说，使用FPGA编译软件所带的编辑器写代码已经完全够用，但随着工程的不断增大，ISE自带的编辑器用起来显得有点力不从心，所以本文中我将为大家分享一款功能强大的编辑软件UltraEdit。

　　编辑软件有很多，如vim、notepad++以及本文要介绍的UltraEdit简称UE等等。本文将附上windows10上UltraEdit安装教程及开发软件资源链接。阅读全文前，请先点击此链接：http://pan.baidu.com/s/1slQxmCt密码：75wd，下载UE破解版安装包。

　　UltraEdit-32是一套极棒的文字、Hex、ASCII码编辑器，可以取代记事本，内建英文单字检查、C++及VB指令突显，可同时编辑多个文件，而且即使开启很大的文件速度也不会慢。其并且附有HTMLTag颜色显示、搜寻替换以及无限制的还原功能；一般大家常会用其来修改EXE或DLL文件。该版本 UltraEdit-32 提供了改进的可配置菜单和工具栏，它们与 v11.00 之前的版本不兼容。一旦进行安装，v11.00 之前版本的全部菜单和工具栏定制都将丢失。

一、UE安装注册

　　1.点击上文链接到百度云下载破解版安装包，完成后打开安装文件点击.exe运行安装，弹出窗口，点击高级安装可以选择安装路径，反正我是不会放在默认路径下。

　　2.安装完成后使用注册机进行注册，需要断网注册。断网之后才有脱机激活入口，用户ID和密码可任何填写，将UE生成的用户code1和code2分别填入注册机，然后再用注册机生成的激活CODE1和CODE2填入UE。激活之后联网，注册也不会失效！

二、ISE14.7引用UE编辑器

　　这一段是转发，写的挺详细（稍作修改）。因为在做大的工程的时候 ，显然再用ISE自带的编辑器就比较不方便了。

　　1.在ISE里面指定UE作为默认编辑器。edit---preferences打开属性配置，左侧点Editors，右侧editor选择ultraedit再点OK就可以了，不过有时候这样选择以后双击项目里面的Verilogl文件并不能启动UE，如果出现这样的情况可以在选择editor的时候选custom 然后再后面的command line syntax里面输入{F:\Program Files\IDM COMPUTER SOLUTIONS\ULTRAEDIT-32\Uedit32.exe} $1 -l$2 大括号里面是ue的路径（因为ISE要求目录不能有空格，所以需要用括号括起来），需要根据ue安装位置的不同进行修改，然后点OK就可以了。这样就可以在ISE中直接调用UE对源文件进行编辑了。

     2.在ue的安装目录下面看看wordfile里面有没有Verilog关键字高亮配置，这样就需要添加高亮文件配置了，我上面安装包里面应该有Verilog.uew文件，将它复制到UE安装目录下wordfile里面，你会看到里面都是各种语言的高亮配置文件，粘贴就好，然后打开一段你的Verilog代码，就可以看到语法高亮了，而且是彩虹色！

     3.实现代码折叠和缩进。一般情况下从网上下载的wordfile文件里面的Verilog部分只有关键字高亮，可以通过下面的方法实现代码折叠和自动缩进：

      实现代码折叠：

　　/Open Fold Strings = "begin""case" 
　　/Close Fold Strings = "end""endcase"

  　 实现自动缩进：

　　/Indent Strings = "begin""case""fork" "if" "else" 
　　/Unindent Strings = "end""endcase""join" "else"

　　把上面的代码添加到Verilog.uew文件内即可，还可以根据自己的需要进行修改。我上面忘上传修改后的.uew文件了，请用户自行添加，直接添加到文件最后就行。我这里是在官网上下载的正版文件没有添加其他新的东西。

　　完成以上你就可以使用UE进行Verilog编译了，祝你一次操作成功！