ise14.7使用教程

ise14.7 使用教程

原作者：https://www.bilibili.com/video/BV1uB4y1u7pR/?spm_id_from=333.337.search-card.all.click&vd_source=365cd9440110ebada33f4fc74bf496ed

1.打开软件，点击file——new project
2.建立一个新的工程，工程名为TEST， next~
3.这里设置FPGA信息，我是用的FPGA是Kintex7系列的xc7k325t，封装FFG900，速度-2，仿真工具ISE自带的ISim，语言选Verilog，next~
4.这里是总结界面，点击finish
5.右键点击 new source
6.选择Verilog Module，文件名输入为ADDER
7.点击Next
8.点击Finish
9.输入代码
10.代码编写完成后，点击view RTL Scchematic 即可进行编译，可查看原理图
11.原理图生成了，便没有语法错误，接下来进行功能仿真，检查逻辑错误
12.重新新建一个文件，verilog test fixture,文件名为TB_ADDER
13.点击next
14.点击finish
15.点击 simulation,这是仿真界面，双击测试文件，查看代码
16.在测试文件里修改一行代码，A置1，点击保存
17.点击simulate behavioral model,运行仿真
18.在调试窗口输入run 1ms 回车
19.将波形居中查看，可以看到 C=A+B(1=1+0)，仿真正确
20.仿真正确后，就可以进行引脚约束从而进行板级仿真了，点击implementation,跳回变异界面，点击I/O pin planning(planahead) -post-systhesis 打开引脚约束软件
21.弹出的窗口 YES
22.弹出的窗口 close
23.这里就可根据板子上的引脚或手册来约束引脚。完成后先保存然后点击close
24.引脚约束完成后会生成ucf约束文件，打开可以查看进行了哪些约束
25.点击运行 Generate Programming File,进行综合、布局布线、生成bit文件
26.点击运行 configure target device
27.双击 boundary scan
28.在空白处右键，然后点击initialize chain
29.选择生成的bit文件
30.窗口是提示是否下载到flash中，选择no
31.点击ok
32.在芯片中心单击鼠标右键弹出菜单后点击program，下载bit流文件到板子上
33.显示program successed表示成功