FPGA有符号数输入signed的类型设置

最新推荐文章于 2024-04-28 11:48:41 发布

江夏千语

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分类专栏： fpga 文章标签： fpga verilog

本文链接：https://blog.csdn.net/qq_21579971/article/details/78909851

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本文讨论了在FPGA设计中，使用Verilog时有符号数(input signed)的类型设置对仿真结果的影响。当在src和tb中都设置signed，使用十进制有符号数或二进制补码输入，结果正确。反之，如果只有tb中设置signed，结果将不正确，需确保源码中也设定为signed。对于初学者，这是理解Verilog中signed类型重要性的关键点。

摘要由CSDN通过智能技术生成

FPGA有符号数输入signed的类型设置

src & tb ：input signed的情况

module signed_verify (out_add,out_minus,out_mult,out_divide,out_compare,a,b);
output wire signed[15:0]out_add;
output wire signed[15:0]out_minus;
output wire signed[15:0]out_mult;
output wire signed[15:0]out_divide;
output wire signed[15:0]out_compare;
input signed [7:0] a;
input signed [7:0] b;

assign out_add = a+b;
assign out_minus = a-b;
assign out_mult = a*b;
assign out_divide = a/b;
assign out_compare =(a>b)?a:b;
endmodule

`timescale 1ns/1ps
module signed_tb;
reg [7:0] a=0;
reg [7:0] b=0;
wire[15:0] out_add,out_minus,out_mult,out_divide,out_compare;

signed_verify U0(
.out_add (out_add),
.out_minus (out_minus),
.out_mult (out_mult),
.out_divide (o