Nessaj Heng

一山更比一山高

波束形成的一点思考

1)波束形成,就是空域滤波。N个阵元,在某一时刻使用FPGA同时采样,得到同一时刻的各个通道的一个采样,就如同拍照一样,同一时刻的各个通道数据得到。    波束形成,则是空域滤波,与时域滤波相比较,是时间域序列,进行滤波,滤波系数h(n),采样序列不断输入与滤波系数卷积计算,得到响应输出;    ...

2017-06-16 21:15:45

阅读数 3989

评论数 0

FPGA定点数截断实现

rounding/truncation fixed-point it depends on the type of data in the 32 bit number.. if all bits contain data truncate the 16 LSBs .. if say some...

2017-04-20 00:40:00

阅读数 1163

评论数 0

STM32F407 pritnf 重定向代码

printf重定向,是指之前指定给USART1输出的,移植过后,需要重定向给USART2代码     问题:仿照原子的探索者STM32F407板子USART1代码写的USART2代码,但是不能正常通信,可以正常接收数据,但是无法发送数据;              USART2中断可以进入,接...

2017-03-30 00:49:15

阅读数 1394

评论数 0

Serial Chart软件使用说明

用单片机调试时,有没有想过要一款软件把串口数据的波形给打印出来,调试传感器,PID参数等等等等,这款软件绝对值得拥有,Serial Chart就是这样的软件,可以从串口读取数据,然后,画出波形图,很实用。但是配置并不是图形界面式的方法,而是写配置文件,按照格式模板写即可: 左上框显示接收...

2017-03-26 23:49:14

阅读数 5609

评论数 2

以太网PHY 芯片之 MII/MDIO接口详解

本文主要分析MII/RMII/SMII,以及GMII/RGMII/SGMII接口的信号定义,及相关知识,同时本文也对RJ-45接口进行了总结,分析了在10/100模式下和1000M模式下的设计方法。

2017-01-07 15:50:16

阅读数 2870

评论数 0

超声相控相关的一点链接

1)Ultrasound Phased Array  http://www.ndt.net/article/v07n05/rdtech/rdtech.htm 2)ultrasonic Inspection technique using multi-element probes      ht...

2016-11-26 19:17:56

阅读数 535

评论数 0

FPGA超声相控延时算法和相位延时技术

对各阵元的发射相位延时进行精确控制是形成超声相控阵发射波束的关键环节,在相控发射中,需要精确控制相位延时,从而实现动态聚焦、偏转、声束形成等各种相控效果。      相控延时算法 论文引用:王伟 ,超声相控阵可控强度发射系统相关技术的研究 ...

2016-11-26 15:44:02

阅读数 871

评论数 1

一种高精度复数求模近似算法的设计及实现

为快速高精度的完成信号处理过程中近似复数求模运算,本文提出了一种高精度复数求模近似算法的设计和FPGA实现方法,其结合了三种具有不同误差特性的近似求模算法,并采用了简单的加法和移位操作,实现了0.878%的相对误差,精度是同类型其他近似算法的1.57-3.4倍。

2016-11-16 22:48:26

阅读数 1954

评论数 0

锁存器与寄存器的区别

首先应该明确锁存器和触发器也是由与非门之类的东西构成。尤其是锁存器,虽说数字电路定义含有锁存器或触发器的电路叫时序电路,但锁存器有很多组合电路的特性。 组合电路就是一个真值表,一个函数,一组输入对应一组输出,当前什么输入就根据函数得到什么输出,实时跟踪变化,这样也就容易有冒险、竞争之类的问题...

2016-11-14 21:22:31

阅读数 12073

评论数 1

MATLAB产生了一组有符号型数据,传给FPGA进行处理

%% 产生了一组有符号型数据,传给FPGA进行处理, %% FPGA的IP核处理有符号数时就是以补码形式进行处理的 clear all;close all;clc; fs = 50e6; f0 = 200e3; W = 16; %数据位宽16位 N = 1024; t = [0:N-1]/...

2016-11-13 23:42:28

阅读数 1375

评论数 0

verilog读取文件的预处理问题

verilog modelsim仿真中,使用fscanf仿真,读取数据文件,方式如下: fid_r = $fopen("_bench/real_input.txt","r"); fid_i = $fopen("_bench/imag_i...

2016-11-10 00:08:25

阅读数 1209

评论数 0

Verilog参数化与连接操作符{}

`define ND 16 parameter N = 16 localparam NX = N-1;    //内部参数使用localparam 定义 对一个16位的寄存器,对其进行初始化,现在有以下三种表达方式, 1 IMAX 2 IMAX ERROR:unexpected tok...

2016-11-09 21:47:57

阅读数 3421

评论数 0

无符号数与有符合数的加法

无符号数与有符合数的加法 http://www.cnblogs.com/qiweiwang/archive/2011/03/15/1985040.html

2016-10-29 23:14:36

阅读数 329

评论数 0

序列检测器

引用:http://www.cnblogs.com/qiweiwang/archive/2011/04/18/2019952.html            http://www.cnblogs.com/SYoong/p/5953339.html            http://www.cnb...

2016-10-29 21:47:41

阅读数 574

评论数 0

如何處理signed integer的加法運算與overflow? (SOC) (Verilog)

转载: 真 OO无双 http://www.cnblogs.com/oomusou/archive/2009/10/31/verilog_signed_overflow.htm Abstract 若要將原本用軟體實現的演算法用硬體電路實現,馬上會遇到2個很基本的問題:一個是如何處理負數?另一...

2016-10-26 21:39:49

阅读数 617

评论数 0

如何计算一个有符号数的补码表示?

转载:http://blog.csdn.net/jbb0523/article/details/6668237 按照【谭浩强.C程序设计(第三版).北京:清华大学出版社,2005】的第40页至第41页所述,求一个负数的补码的方法如下: 【例】求-10的补码的方法如下: ...

2016-10-25 21:05:28

阅读数 854

评论数 0

Verilog使用有符号数

在Verilog中使用二进制补码数据,对负数求绝对值,也就是负数取反,正数不变。 已知负数A,则|A|=~A+1,或者|A|=-A,两种是等效的,但是FPGA编译出来资源一样?等待试试。 但是,但是,有符号数的负最大值,取反后,还是原数,如x[3:0] 是1000=-8,取反加1后后,还是1...

2016-10-25 00:02:23

阅读数 4016

评论数 0

FPGA使用有符号数signed

在FPGA中使用有符号数,进行有符号数的相关运算。 Verilog代码:

2016-10-24 00:20:33

阅读数 1756

评论数 1

Verilog求相反数

条件:数据data为signed   目的操作:将数据取相反数。即8变-8,-7变7。  误区:仅仅是“取反加1”   误区操作的后果: 若data=1000,表示为-8,取反加一后仍为1000,仍为-8 module minusdata; reg clk; reg [3:0]c...

2016-10-23 23:57:03

阅读数 2984

评论数 2

Virtex-5 FPGA Embedded Tri-Mode Ethernet MAC Wrapper v1.8分析

Virtex-5 FPGA Embedded Tri-Mode Ethernet MAC v1.8,实现FPGA光纤通信程序设计。

2016-07-28 10:34:59

阅读数 3231

评论数 1

提示
确定要删除当前文章?
取消 删除