FPGA使用有符号数signed

在FPGA中使用有符号数，进行有符号数的相关运算。

Verilog代码：

reg signed[3:0] sign_x;

initial begin
   sign_x = 4'b1111;
end

always @(posedge clk)
   sign_x <= sign_x + 1'b1;

使用有符号数，显示的是直接二进制补码：

后面继续写，深夜了

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