FPGA内部pattern生成 仅仅是时序方面

moduleXO2_pattern (

input  wire       reset_n,

input  wire       clk_7425m,

output wire       pclk,

output reg        hsync,

output reg        vsync,

outputwire                  de,

output wire [9:0] whdi_Y,

output wire [9:0] whdi_CbCr

);

 

亲测验证可用，所有的时序均是同步时序逻辑设计。

同步于时钟的上升沿，下降沿采数据。(PS：与SMPTE的标准有一点区别，因为我们的应用环境是上升沿改变数据，下降沿采样数据)