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全部文章> 2016年05月
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05月 04月 03月

原创 香农定理

香农定理给出了信道信息传送速率的上限(比特每秒)和信道信噪比及带宽的关系。香农定理可以解释现代各种无线制式由于带宽不同，所支持的单载波最大吞吐量的不同。信道容量Rmax与信道带宽W，信噪比S/N关系为: Rmax=W*log2(1+S/N)。注意这里的log2是以2为底的对数。看了这个公式，觉得自己理解了。可是，具体给的信噪比都是以分贝的形式出现的，在具体应用中应该怎么计算？下面也

2016-05-24 16:12:03 2672 1

原创 modelsim仿真wave中数据变量导出到txt文档

试过几种网上说的方法，就这个试通了。在verilog程序中添加相对应的代码即可。reg [7:0] i =0;always @ (posedge clk)begin if (!rst_n) i <=0; else if (i<255) i <= i+1; else i<= 255;end integer w_file; initial w_file

2016-05-18 13:38:09 14343 9

原创 CRC32校验C实现

#include #include #include /*static*/ unsigned long Crc32_ComputeBuf( unsigned long inCrc32, const void *buf,                                      int bufLen);  // size_t bufLen );int

2016-05-06 14:30:14 1735

sata_control.pdf
Design of an Open-Source Sata Core for Virtex-4 FPGAs ，搭配本人博客中博文SATA控制器学习资料整理 有理解说明

2020-05-27

ddr_ctrl.v
DDR控制代码，直接调用DDR IP核，没有AXI接口。代码写数据，然后再读出，校验读写数据是否一致。

2020-03-30

Aurora 8B 10B IP 核发送模块代码
Aurora 发送代码，这个模块核在共享逻辑 ，只需要输入参考时钟 复位等信号即可

2019-06-18

ddr_ctrl.v
DDR 简单的控制代码。只要复位输入正确，系统复位先高后低，就可以实现DDR读写。如果DDR配置成功则复位完成（从高到低），时钟锁存，初始化完成。如果这些都配置完成了，DDR还是不对，那很大原因就是参数配置和状态机跳转不对

2019-06-05

XHDLrj-VHDL-to-verilog.rar
只要代码中没有中文注释，没有乱码就可以翻译。个别翻译转换不了的会有提示，自己对应更改即可。再也不用担心自己看不懂VHDL 了。

2019-06-05

802.11a中文协议
802.11a中文官方协议，里面包括传输标准，数据帧格式，每一步数据处理的结果（如扰码、交织、插入导频、ifft变换等）

2015-10-30

88E1111英文手册
以太网交换机，88E111的详细描述，包含寄存器配置，传输时序图等

2013-09-06

88E6095文档
88E6095以太网交换机的英文文档，描述详细，值得一看

2012-11-16

sccb总线控制英文资料
OmniVision公司的SCCB总线控制文献，各个时序描述很详细

2012-11-16

ov_control
ov7620摄像头控制程序verilog代码，用href,vsync控制数据传输，在signaltap下图像采集10行数据，已验证能够显示出图片

2012-09-08

RS23接口控制verilog代码
RS23接口控制verilog代码，8数据位，奇校验，1个停止位，在signaltap下仿真成功

2012-09-08

ov7620资料
对引脚说明，寄存器控制和SCCB协议及曝光控制时序图有详细介绍

2012-08-02

空空如也

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