2015年04月_yundanfengqing_nuc

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原创 MATLAB画系统函数零极点以及幅频特性

1、zplane函数 zplane(z, p) 绘制出列向量z中的零点(以符号"○" 表示)和列向量p中的极点(以符号"×"表示)，同时画出参考单位圆，并在多阶零点和极点的右上角标出其阶数。如果z和p为矩阵，则zplane以不同的颜色分别绘出z和p各列中的零点和极点。 zplane(B, A) 绘制出系统函数H(z)的零极点图。其中B和A为系统函数H(z) = B(

2015-04-29 14:25:14 40898

原创系统函数的零极点

http://blog.sina.com.cn/s/blog_640029b3010118vj.html

2015-04-29 11:27:55 4003

转载频谱、能谱、功率谱、倍频程谱、1/3 倍频程谱

http://blog.csdn.net/liyuanbhu/article/details/42675765

2015-04-28 11:23:57 1886

原创 MALTAB滤波相关函数解析

filterpsd

2015-04-27 11:18:36 1027

原创 MATLAB CIC滤波

http://www.cnblogs.com/sunev/archive/2011/11/22/2258426.html

2015-04-24 14:50:38 1162

原创 matlab中grid的用法

在matlab中，有时需要输出的figure中的表格变密一点，以更加准确的估算出对应点的坐标，此时可以在整个程序后面加上grid minor；grid on；%添加网格grid off；%去掉网格

2015-04-22 16:46:57 36111

原创使用Xilinx CORDIC IP核生成正、余弦波

本文介绍如何调用Xilinx的CORDIC IP核生成某一频率的正弦波和余弦波。主要是CORDIC IP核的设置，下面对其具体参数的设置进行了说明。图1 标注1：选择

2015-04-22 09:26:24 8354 4

原创二进制与十进制的相互转换（小数）

1、十进制数转换为二进制（小数）a）十进制数的整数部分：十进制整数转换为二进制整数采用"除2取余，逆序排列"法。具体做法是：用2去除十进制整数，可以得到一个商和余数；再用2去除商，又会得到一个商和余数，如此进行，直到商为零时为止，然后把先得到的余数作为二进制数的低位有效位，后得到的余数作为二进制数的高位有效位，依次排列起来。b）十进制数的小数部分：十进制小数转换成二进制小数采用"

2015-04-16 10:34:01 1315

原创数字上变频数字下变频

数字上变频数字下变频

2015-04-15 14:29:01 2824 4

原创 Xilinx DDS IP设置

DDS（Direct Digital Frequency Synthesizer）

2015-04-15 14:27:20 26763 4

转载 modelsim添加xilinx的仿真库

http://wenku.baidu.com/view/efec66d526fff705cc170ad7.html?qq-pf-to=pcqq.c2chttp://blog.csdn.net/weiweiliulu/article/details/17409929

2015-04-15 14:23:41 435

转载 QUARTUS 下载文件到flash中

http://blog.csdn.net/weiweiliulu/article/details/36673251

2015-04-10 09:31:57 912

原创 24lc024 EEPROM芯片调试

当SCL为高时，sda由高到低的跳变，表示开始；当SCL为高时，sda由低到高的掉变，表示停止；单字节读写模式：写数据：写数据时：sda： START 1010000 ACK(低) ADDRESS ACK(低) DATA ACK(低) STOP读数据时：sda： START 1010000 ACK(低

2015-04-09 15:26:43 1101

Vivaod FFT IP核调试例子

Vivaod FFT IP核调试例子，对8点[0 1 2 3 4 5 6 7]进行FFT 变换，Vivado仿真结果和matlab仿真结果一致。

2023-04-11

SI5341.pdf

LOW-JITTER, 10-OUTPUT, ANY-FREQUENCY, ANY-OUTPUT CLOCK GENERATOR

2020-10-14

特权FPGA VIP视频图像开发套件例程详解2——DDR2控制器读写测试.pdf

本实例对 Altera 提供的 DDR2 控制器 IP 核模块进行操作，每 1.78 秒执行一次 DDR2 的写入和读出操作。先是从 0 地址开始遍历写 256*64bits 数据到 DDR2 的地址 0-1023 中；在执行完写入后，执行一次相同地址的读操作，将读出的 256*64bits 数据写入到片内 RAM 中。

2020-10-14

top_rs.zip

本工程实现了RS（255,223）的编码功能，并对两组数进行了RS编码的仿真验证，最终经matlab仿真验证，结果一致。

2020-06-23

DDR3读写时序分析

对DDR3的User Interface的Command时序以及读写时序进行了详细分析

2018-10-09

空空如也

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